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基于EPM7128设计的数据合并转换器

摘要：介绍了基于CPLD芯片EPM7128设计的数据合并转换器。其中，控制串行口数据合并时间的计数器电路和并行数据转换成串行数据的移位电路都是在CPLD中完成的，数据块合并由相应的软件实现，最终形成CPM流输出。

关键词：CPLD 数据合并转换器 串行口 PCM流

数据交换机的传送速率很高，当其和串行口通信时，在发送前把数据分为两部分分别发送到串行口，然后经过数据合并转换器把各个串行口的数据合并在一起并转换成PCM流。本文介绍了基于CPLD芯片EPM7128设计的数据合并转换器。

1 数据合并转换器硬件电路

EPM7128是可编程的大规模逻辑器件，为ALTERA公司的MAX7000系列产品，具有高阻抗、电可擦等特点，可用门单元为2500个，管脚间最大延迟为5ns，工作电压为+5V。

IDT7205为FIFO型异步读写的存储器芯片，容量为8192×9比特，存取时间为12ns，有空、半满、满三个标志位，最大功耗为660mW，工作电压为+5V。

MSM4860DX属于PC104嵌入式系统的5X86系旬，为AMD-133MHz CPU，具有COM1、COM2两个串口，一个LPT并口，一个ELOPPY接口，一个IDE接口，一个VGA/LCD接口，一个AT-KEYBOARD接口，16个中断，额定功率为8W，工作电压为+5V。

1.2 数据合并转换器电路框图

可编程的数据合并转换器电路框图如图1所示。图中，DB为数据总线，AB为地址总线，R和W分别为读写信号线，INT5、INT7、INT10 INT11为四个中断，CS1、CS2和CS3是在CPLD内部生成的地址译码器Addr-encoder分别送给分频器、两个串行口的片选信号，ORG是晶振送给分频器的振荡脉冲，CLK是分频器输出的脉冲FRAMECLK和PCMCLK，WFIFO、R