摘 要：本文介绍了线阵ccd的时序逻辑，分析了时序发生器的组成原理及工作过程；并详细论述了基于isplsi1016、利用synario对ccd时序发生器进行的设计、编译，且进行了功能仿真。
关键词：线阵ccd；时序发生器；在系统可编程；isplsi器件
引言
ccd驱动电路的设计是ccd应用的关键问题之一。由于不同厂家生产的ccd的驱动时序不尽相同，同一厂家不同型号的ccd驱动时序也不完全一样，因此ccd用户必须面对驱动电路的设计问题。以往采用不同功能的数字芯片搭成的驱动电路，调试困难，灵活性较差。而采用eprom设计驱动时序，虽然设计的系统性能稳定，但是器件要工作还需要地址发生器，不但增大电路板面积，存储的数据也不能在系统修改。本文以tcd1208ap为例，说明ccd时序发生器的设计原理，基于在系统可编程(isp)技术和isplsi器件实现了系统设计和仿真。isplsi系列器件提供编程口，可直接修改其内部程序。

ccd的时序分析
二相线阵ccd图像传感器tcd1208ap，时序关系如图1所示。需要4路驱动信号，即：转移信号sh，脉冲宽度标准值为1000ns，其周期为光信号积分时间；复位信号rs，时钟频率标准值为1mhz，复位一次输出一个信号；两相移位时钟信号f1与f2，时钟频率标准值为0.5mhz。tcd1208ap是2160像元ccd，正常工作时，要输出52个虚设单元(含暗电流信号)信号。因为该器件是两列并行传输，所以在一个周期内至少要有1106个f1脉冲，即tsh>1106t1。时序图中需要特别关注的是sh与f1、f2的关系，当sh高电平期间，ccd积累的信号电荷包通过转移栅进入移位寄存器。这期间，移位脉冲f1、f2要求保持一个高和低的电平状态。其中sh与f1时序关系如图2。

isp技术及isplsi器件
在系统可编程打破了传统可编程逻辑器件(pld)的局限，使硬件设计变得象软件一样易于修改，从而缩短了系统的调试周期，而且不需要编程器，更不需要编程高压。
isplsi系列器件是lattice公司推出的高性能大规模可编程逻辑器件，集成度在1000门到25000门之间，引脚至引脚延时最小可达3.5ns，系统工作速度最高可达180mhz。isplsi1016由可编程宏逻辑单元组成，而每个宏逻辑单元既可以定义成组合逻辑，又可以定义成时序逻辑。它有2000个等效逻辑门，32个通用i/o单元能定义成输入、输出、三态或双向端口，另外还有4个专用的时钟输入端。

ccd时序发生器的设计
基于isplsi1016的设计流程
synario软件能够支持isplsi器件的设计、编译和逻辑模拟，能够进行原理图输入和abel-hdl硬件描述语言输入，并且还提供了功能仿真器，可以用报告形式或波形观察器检查仿真结果。synario的混合式设计输入方式允许在同一器件的设计中同时采用原理图、高级语言、真值表和状态机输入方式。基于isplsi1016器件设计ccd时序发生器时，逻辑设计流程包括下列步骤：设计输入、设计实现、器件编程、设计校验等。
* 设计输入：首先按ccd时序发生器的原理将其分成高低几个逻辑关系层。利用模块化的设计方法，对各部分逻辑关系使用原理图与硬件描述语言混合进行描述。
* 设计实现：从设计输入文件到熔丝图文件的编译实现。包括：逻辑、合并、映像、布局、布线、生成编程数据文件(jedec)。为方便设计需要，使用软件的引脚锁定功能将信号连接在指定的引脚上。除端口锁定需人工干预外，所有的布局和布线过程均可自动完成。
* 器件编程：把jedec形式的文件传送到器件中。isplsi的编程和改写由片内的状态机控制，状态机的输入即为片内的5个编程接口信号。
* 设计校验：设计校验过程与设计过程是同步进行的，针对设计输入、设计实现和器件编程，设计校验可分为前仿真、后仿真和实验验证三个部分。在设计输入阶段，进行的功能仿真验证逻辑功能，所以又称功能仿真；后仿真又叫时延仿真，是在选择了具体器件并完成布局布线后进行的定时关系仿真。
设计实现与仿真
时序发生器电路如图3所示，4mhz时钟信号clk经4分频及逻辑组合电路产生频率为1mhz的复位脉冲rs和a/d控制信号ad_clk(采样脉冲)；再经2分频产生0.5mhz的计数脉冲。这个计数脉冲送入计数器cbu13，cbu13是13位计数器，此模块由abel-hdl硬件描述语言编写完成。根据ccd时序分析，计数器最低计数值为1106，增加计数值就延长了积分时间；计数器计满则产生转移脉冲控制信号sh。cbu13的功能就是完成积分时间控制，即通过计数器输出控制逻辑，产生sh信号和两相移位脉冲信号的控制信号ca，信号ca与计数脉冲经过与逻辑就得到f2(f2)，而f2取反就得到f1(f1)。信号ca主要是控制sh高电平时与f1(f1)的关系，如图2所示。具体设计时，只需当计数器满时让组合逻辑电路产生一个持续时间为1个计数周期以上的高电平信号(其它时间为低电平)，就可作为sh。另外产生一个持续时间≥2个计数脉冲周期的低电平信号，这个信号和0.5mhz的计数脉冲经过与门后就得到需要的f2。
时序发生器设计完成后，经过软件仿真，得到如图4所示的波形，图中所示的时序关系满足图1的要求。用synario软件