数百万门芯片设计的物理原型设计方法
发布时间:2008/5/28 0:00:00 访问次数:519
| cadence design systems,inc wei-jin dai
cadence design systems,inc michel courtoy |
| 摘要：本文主要介绍了一种数百万门soc设计实现的方法。这种新的设计方法基于在后端设计过程的前期先创建物理原型。物理原型的生成与传统的后端设计方法不同，但物理原型与最终的设计具有很大的相关性，它可以成为许多设计实现方法优化的"桥梁"，大大缩短了迭代次数。物理原型层次化的设计方法也使模块划分更为优化。物理原型设计方法还改变了前端和后端设计工程师的交接(hand-of0模型。通过物理原型可以很快地验证网表，物理信息在设计过程的早期就贯穿到整个设计过程中，从而大大减少了前端和后端设计的迭代次数。 介绍
在数百万门的深亚微米芯片设计实现中出现了许多新一代的设计工具，它们可以解决物理实现中设计封闭性的问题。这些工具可以在深亚微米更小几何尺寸的设计中考虑互连效应的影响。但随着芯片容量的增长，版图连线的几何尺寸也在不断变小，这样的变化将逐渐超出大多数设计工具的能力。
在物理设计中综合考虑工艺技术和集成度的因素，我们需要采用层次化的设计方法。现在逻辑设计中已经逐渐广泛采用了层次化的设计方法，但在物理设计中占主要地位的还是平面设计方法。阻碍物理设计中广泛使用层次化设计方法的主要因素是易用性，特别是设计中需要足够的物理信息来把一个完整的设计划分为层次化的模块，而且需要同时创建时序约束信息。
本文描述了如何在进行全芯片物理原型创建时把一个完整的物理设计划分为若干层次化模块的方法。物理原型的创建使实际的物理划分成为可能，每个创建的层次化模块包括网表信息、管脚分配信息和时序约束等物理信息，相应的结果是在整个芯片和每一个层次化模块中都能够实现时序封闭性。 扩展性问题
一种有效而可靠的层次化设计方法的基础是在设计循环的早期获得足够的芯片物理信息。在传统的设计流程中，前端的设计工程师创建了rtl(晶体管传输级)网表并交给后端的设计工程师，这样的网表中不含有任何物理信息，因此导致在前端和后端设计之间需要进行多次迭代，重复设计。
在深亚微米(dsm)设计中芯片的性能在很大程度上取决于互连线约束，前端和后端设计工程师之间的重复迭代将会大大增加。如果在前端设计中没有互连线的相关信息数据，将导致rtl网表不能满足后端设计的时序需要。在某些极端的情况下，在逻辑设计(前端设计)工程师和物理设计(后端设计)工程师之间的迭代将永远不会收敛。
这个问题已经被广泛讨论并被认为是深亚微米(dsm)设计中的"设计封闭性"问题。它在0．18微米及以下的工艺中变得非常重要。
在深亚微米(dsm)设计中的几何尺寸越小，设计工程师就可以在同样的芯片面积上放人更多的逻辑单元。在最复杂的网络和多媒体应用中顶尖的设计组可以在一个单独的芯片上放人超过一千万门的设计。在当前竞争激烈的市场上要开发这样复杂的芯片需要采用设计重用的方法，设计工程师需要利用ip模块(通常被称为宏，在以前的设计中开发并经过验证的专用模块)并在新的芯片设计中重用这些ip模块。这样的主要优势在于大大缩短了设计时间，并降低了设计成本。
随着设计工艺水平的不断提高，另外一个对设计工程师和设计工具来说日益严重的问题是集成度的问题。它需要新的设计方法学来处理新设计的大容量，并解决大容量soc芯片设计中最基础的宏ip模块重用的问题。
当前电子设计自动化(eda)产业关心的重点是工艺问题。例如，在过去几年中各家eda厂商引入了许多物理综合和参数提取领域的新工艺和新技术，解决了许多深亚微米的物理效应问题。而现在业界缺乏的是能够同时处理工艺和模块化设计以扩大设计容量的完整解决方案，这两方面缺一不可。 物理原型
本文描述的设计方法学的主要基础是创建物理原型，物理原型的创建是后端设计阶段的第一步。通过创建全芯片的物理原型，设计小组可以立即验证网表的物理设计可行性。在传统的设计方法学中，工程师为了找出芯片设计是否满足时序和其它的一些约束，不得不需要花费很多时间进行后端的设计迭代。对传统设计方法学的设计迭代来说，一个大容量芯片的一次迭代就可能需要若干天，因为还需要经过布图规划、布局布线和验证等很多步骤。
而物理原型设计方法把物理设计可行性验证的时间缩短到几个小时。这使芯片设计工程师可以在一天内多次分析芯片的版图设计，不再需要再花费许多时间来进行后端设计迭代。设计工程师现在可以评估芯片的若干实现方法，并根据反馈信息得到最好的折中设计。原型的创建还可以帮助工程师为芯片的所有部分创建实际的时序约束信息。创建时序约束得到的物理信息能够真正满足实际的时序约束，从而可以解决物理设计封闭性问题，不
| cadence design systems,inc wei-jin dai
cadence design systems,inc michel courtoy | | 摘要：本文主要介绍了一种数百万门soc设计实现的方法。这种新的设计方法基于在后端设计过程的前期先创建物理原型。物理原型的生成与传统的后端设计方法不同，但物理原型与最终的设计具有很大的相关性，它可以成为许多设计实现方法优化的"桥梁"，大大缩短了迭代次数。物理原型层次化的设计方法也使模块划分更为优化。物理原型设计方法还改变了前端和后端设计工程师的交接(hand-of0模型。通过物理原型可以很快地验证网表，物理信息在设计过程的早期就贯穿到整个设计过程中，从而大大减少了前端和后端设计的迭代次数。 介绍
在数百万门的深亚微米芯片设计实现中出现了许多新一代的设计工具，它们可以解决物理实现中设计封闭性的问题。这些工具可以在深亚微米更小几何尺寸的设计中考虑互连效应的影响。但随着芯片容量的增长，版图连线的几何尺寸也在不断变小，这样的变化将逐渐超出大多数设计工具的能力。
在物理设计中综合考虑工艺技术和集成度的因素，我们需要采用层次化的设计方法。现在逻辑设计中已经逐渐广泛采用了层次化的设计方法，但在物理设计中占主要地位的还是平面设计方法。阻碍物理设计中广泛使用层次化设计方法的主要因素是易用性，特别是设计中需要足够的物理信息来把一个完整的设计划分为层次化的模块，而且需要同时创建时序约束信息。
本文描述了如何在进行全芯片物理原型创建时把一个完整的物理设计划分为若干层次化模块的方法。物理原型的创建使实际的物理划分成为可能，每个创建的层次化模块包括网表信息、管脚分配信息和时序约束等物理信息，相应的结果是在整个芯片和每一个层次化模块中都能够实现时序封闭性。 扩展性问题
一种有效而可靠的层次化设计方法的基础是在设计循环的早期获得足够的芯片物理信息。在传统的设计流程中，前端的设计工程师创建了rtl(晶体管传输级)网表并交给后端的设计工程师，这样的网表中不含有任何物理信息，因此导致在前端和后端设计之间需要进行多次迭代，重复设计。
在深亚微米(dsm)设计中芯片的性能在很大程度上取决于互连线约束，前端和后端设计工程师之间的重复迭代将会大大增加。如果在前端设计中没有互连线的相关信息数据，将导致rtl网表不能满足后端设计的时序需要。在某些极端的情况下，在逻辑设计(前端设计)工程师和物理设计(后端设计)工程师之间的迭代将永远不会收敛。
这个问题已经被广泛讨论并被认为是深亚微米(dsm)设计中的"设计封闭性"问题。它在0．18微米及以下的工艺中变得非常重要。
在深亚微米(dsm)设计中的几何尺寸越小，设计工程师就可以在同样的芯片面积上放人更多的逻辑单元。在最复杂的网络和多媒体应用中顶尖的设计组可以在一个单独的芯片上放人超过一千万门的设计。在当前竞争激烈的市场上要开发这样复杂的芯片需要采用设计重用的方法，设计工程师需要利用ip模块(通常被称为宏，在以前的设计中开发并经过验证的专用模块)并在新的芯片设计中重用这些ip模块。这样的主要优势在于大大缩短了设计时间，并降低了设计成本。
随着设计工艺水平的不断提高，另外一个对设计工程师和设计工具来说日益严重的问题是集成度的问题。它需要新的设计方法学来处理新设计的大容量，并解决大容量soc芯片设计中最基础的宏ip模块重用的问题。
当前电子设计自动化(eda)产业关心的重点是工艺问题。例如，在过去几年中各家eda厂商引入了许多物理综合和参数提取领域的新工艺和新技术，解决了许多深亚微米的物理效应问题。而现在业界缺乏的是能够同时处理工艺和模块化设计以扩大设计容量的完整解决方案，这两方面缺一不可。 物理原型
本文描述的设计方法学的主要基础是创建物理原型，物理原型的创建是后端设计阶段的第一步。通过创建全芯片的物理原型，设计小组可以立即验证网表的物理设计可行性。在传统的设计方法学中，工程师为了找出芯片设计是否满足时序和其它的一些约束，不得不需要花费很多时间进行后端的设计迭代。对传统设计方法学的设计迭代来说，一个大容量芯片的一次迭代就可能需要若干天，因为还需要经过布图规划、布局布线和验证等很多步骤。
而物理原型设计方法把物理设计可行性验证的时间缩短到几个小时。这使芯片设计工程师可以在一天内多次分析芯片的版图设计，不再需要再花费许多时间来进行后端设计迭代。设计工程师现在可以评估芯片的若干实现方法，并根据反馈信息得到最好的折中设计。原型的创建还可以帮助工程师为芯片的所有部分创建实际的时序约束信息。创建时序约束得到的物理信息能够真正满足实际的时序约束，从而可以解决物理设计封闭性问题，不
 热门点击
推荐技术资料
| |
公网安备44030402000607
