一种MCU时钟系统的设计
发布时间:2008/5/28 0:00:00 访问次数:368
摘要:介绍了一个基于mcu内核的时钟系统的设计,给出了其电路结构并详细地分析了系统的工作原理。该系统能生成两相不重叠时钟,利用静态锁存器保存动态信息,提供三种电源管理方式以适应低功耗应用。在上华(csmc)0.6μm工艺库下,利用cadence eda工具对电路进行了仿真,仿真结果验证了设计的准确性。
关键词:微控制器 时钟系统 两相不重叠时钟
时钟系统是微控制器(mcu)的一个重要部分,它产生的时钟信号要贯穿整个芯片。时钟系统设计得好坏关系到芯片能否正常工作。在工作频率较低的情况下,时钟系统可以通过综合产生,即用verilog/vhdl语言描述电路,并用eda工具进行综合。然而,用工具综合存在电路性能低、优化率不高的问题,不适合应用在各种高性能微处理器芯片上。而采用人工设计逻辑并手工输入电路图甚至物理版图的方式,能使设计的电路灵活,性能更好。基于这些考虑,设计了一个mcu时钟系统。
1 基本时钟输入的选择
cpu核分微处理器(mpu)和微控制器(mcu),两者的基本时钟一般都以单频方波的形式提供。时钟有三种产生方式:
(1)用晶体振荡器产生精确而稳定的时钟信号;
(2)用压控振荡器产生可调频率范围较宽的时钟信号;
(3)结合以上两种技术,用压控振荡器生成时钟信号。
基本时钟信号的产生可以有芯片外和芯片内两种方法。但是时钟信号必须是稳定的信号,对于稳定度要求特别高的场合(如mpu和mcu),采用芯片外提供是必不可少的。故本设计采用外接晶振的方法。
2 两相时钟方案
时钟技术是决定和影响电路功耗的主要因素,时钟偏差是引起电路竞争冒险的主要原因。为了消除竞争、提高频率、降低功耗,在基本时钟方案方面,mpu和mcu一般有三种选择:单相时钟、多相时钟和沿触发方案。在当前的设计中,沿触发方案由于在数据传递方面有一定困难已很少被使用。单相时钟方案因为在时序和传输上比较简单可靠,在所有的方案中使用的晶体管也是最少,所以被一些高性能芯片使用,如dec公司现被hp公司并购的alpha21664微处理器。但是,对cmos电路来说,采用单相时钟就无法使用动态电路,而且因组合逻辑块中逻辑元件的速度高低都受到限制而呈现困难。
图1是一个单相有限状态机,圆圈内为组合逻辑块cl。
设tl+th=tp,其中tp为时钟周期,th和tl分别为时钟高电平和低电平时间。如果要使时钟定时与数据无关,则最长的传播延迟必须小于tp,信号(甚至可能是由于内部竞争冒险产生的尖峰所造成的假信号)到达cl输出端可能取的最短时间必须大于th。令τcl代表cl延迟范围,则:
th < τcl < tp (1)
(1)式表明,信号通过cl的每一个延迟都必须介于th和tp之间。正是这种双边约束特性使单相时钟难以实现。对于多相时钟,则可以消除这种双边约束,而使其转化为单边约束。图2(a)所示为采用两相非重叠时钟φ1和φ2(φ1×φ2=0),对应时钟波形示于图2(b),t1和t3分别是φ1和φ2为高电平时的时间,t2是φ1到φ2之间电平为低的时间,t4则是φ2到φ1之间电平为低的时间。当φ2电平变高时信号开始通过cl传输,并且必须在φ1电平变低之前结束。于是得:
τcl<t1+t3+t4 或 τcl<tp-t2 (2)
其中,tp=t1+t2+t3+t4
图4 二分频电路及时钟驱动器
摘要:介绍了一个基于mcu内核的时钟系统的设计,给出了其电路结构并详细地分析了系统的工作原理。该系统能生成两相不重叠时钟,利用静态锁存器保存动态信息,提供三种电源管理方式以适应低功耗应用。在上华(csmc)0.6μm工艺库下,利用cadence eda工具对电路进行了仿真,仿真结果验证了设计的准确性。
关键词:微控制器 时钟系统 两相不重叠时钟
时钟系统是微控制器(mcu)的一个重要部分,它产生的时钟信号要贯穿整个芯片。时钟系统设计得好坏关系到芯片能否正常工作。在工作频率较低的情况下,时钟系统可以通过综合产生,即用verilog/vhdl语言描述电路,并用eda工具进行综合。然而,用工具综合存在电路性能低、优化率不高的问题,不适合应用在各种高性能微处理器芯片上。而采用人工设计逻辑并手工输入电路图甚至物理版图的方式,能使设计的电路灵活,性能更好。基于这些考虑,设计了一个mcu时钟系统。
1 基本时钟输入的选择
cpu核分微处理器(mpu)和微控制器(mcu),两者的基本时钟一般都以单频方波的形式提供。时钟有三种产生方式:
(1)用晶体振荡器产生精确而稳定的时钟信号;
(2)用压控振荡器产生可调频率范围较宽的时钟信号;
(3)结合以上两种技术,用压控振荡器生成时钟信号。
基本时钟信号的产生可以有芯片外和芯片内两种方法。但是时钟信号必须是稳定的信号,对于稳定度要求特别高的场合(如mpu和mcu),采用芯片外提供是必不可少的。故本设计采用外接晶振的方法。
2 两相时钟方案
时钟技术是决定和影响电路功耗的主要因素,时钟偏差是引起电路竞争冒险的主要原因。为了消除竞争、提高频率、降低功耗,在基本时钟方案方面,mpu和mcu一般有三种选择:单相时钟、多相时钟和沿触发方案。在当前的设计中,沿触发方案由于在数据传递方面有一定困难已很少被使用。单相时钟方案因为在时序和传输上比较简单可靠,在所有的方案中使用的晶体管也是最少,所以被一些高性能芯片使用,如dec公司现被hp公司并购的alpha21664微处理器。但是,对cmos电路来说,采用单相时钟就无法使用动态电路,而且因组合逻辑块中逻辑元件的速度高低都受到限制而呈现困难。
图1是一个单相有限状态机,圆圈内为组合逻辑块cl。
设tl+th=tp,其中tp为时钟周期,th和tl分别为时钟高电平和低电平时间。如果要使时钟定时与数据无关,则最长的传播延迟必须小于tp,信号(甚至可能是由于内部竞争冒险产生的尖峰所造成的假信号)到达cl输出端可能取的最短时间必须大于th。令τcl代表cl延迟范围,则:
th < τcl < tp (1)
(1)式表明,信号通过cl的每一个延迟都必须介于th和tp之间。正是这种双边约束特性使单相时钟难以实现。对于多相时钟,则可以消除这种双边约束,而使其转化为单边约束。图2(a)所示为采用两相非重叠时钟φ1和φ2(φ1×φ2=0),对应时钟波形示于图2(b),t1和t3分别是φ1和φ2为高电平时的时间,t2是φ1到φ2之间电平为低的时间,t4则是φ2到φ1之间电平为低的时间。当φ2电平变高时信号开始通过cl传输,并且必须在φ1电平变低之前结束。于是得:
τcl<t1+t3+t4 或 τcl<tp-t2 (2)
其中,tp=t1+t2+t3+t4
图4 二分频电路及时钟驱动器
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