摘要：ip核有关标准及ip核互连规范目前正处于一个发展的关键时期，受到了业界的普遍关注。本文就ip核互连采取的策略进行了分析，对目前几种使用较多的ip核互连规范作了介绍。

关键词：片上系统soc；片上总线（on-chip bus）；ip核；互连策略；互连规范

1 引 言

　　　随着超深亚微米工艺的发展，ic设计能力与工艺能力极大提高，采用soc（system on chip）将微处理器、ip核、存储器及各种接口集成在单一芯片上，已成为目前ic设计及嵌入式系统发展的趋势和主流。为减少设计风险、缩短设计周期、更集中于应用实现，设计者越来越多的采用ip核复用。在此推动下，ip核互连技术及片上总线（on-chip bus）得到迅速发展，反过来它们又对ip核的设计、校验、重用及ip核有关标准的制定也产生了深远的影响。

2 ip核互连策略

　　就ip核互连的形式而言，主要有共享总线、点对点的连接及多总线几种方式，带宽、时延、数据吞吐率及功耗通常是几个需主要考虑的因素，但要求与板级的互连已不相同。

共享总线方式是通过不同地址的解码来完成不同主、从部件的互连及总线复用，这对多外设ic系统设计而言，对地址总线的扇出提出了较高的要求，同时过于复杂的解码逻辑会增加额外的时延。如果数据主要集中在一个主处理器与一个从外设交换数据，则其它的外设在此期间需处于idel 或高阻状态，而对于多处理器设计的系统，其他的数据传输不能同时进行，增加了时延及等待。

通过增加总线的宽度、提高总线的时钟、及采用多总线方案可以解决带宽、时延问题。但增加总线的宽度，只有外围设备能在一个时钟周期中能全部占有这些总线时才有效，否则总线的利用率就不高，而提高总线的时钟也会受到一定的限制，同时会产生功耗方面的问题。

一个有效的办法就是采用多总线方案。多总线的方案有多种实现形式，按不同速率对总线分段可以减少总线的竞争并且提高总线利用率；可采用独立的读写总线以进行同时的读写；可提供多个并行的总线，对主、从部件间进行点对点的连接，以实现一对主、从部件的高速互连；另外还有一些有效的方式，如采用分层总线构架，采用交换矩阵或互连网络，来实现多个主、从部件的同时互连，等等。

多种总线仲裁算法可以被采用。采用循环占用总线，实现最为简单；另外采用从部件仲裁（slave-side arbitration）的方案，在从部件需要数据传送时占有总线，有利于提高总线的利用率。对于流水线传送较多的情况，如何保证读写的流水线执行以减少时延也是总线仲裁考虑的一个重要方面。

下面就目前一些互连规范及它们采用的方案作介绍。

3 主要的ip核互连规范

目前有较大影响的ip核互连规范有ibm的coreconnect　总线、arm的amba(advanced microcontroller bus architecture)、silicore corp的wishbone、开放核心协议国际联合（ocp-ip）的ocp (open core protocol)与虚拟插座接口连盟vsia　(virtual socket interface alliance)的vci（virtual component interface）、altera的avalon　总线，　以及plamchip的coreframe 、mips的ec(tm) interface，　altera的atlantic(tm) interface、idt的ipbus(tm) (idt peripheral bus)　、sonics的siliconbackplane(tm) unetwork等等，新的互连方案如基于pci的方案也在积极发展中，下面就前面几种予以介绍。

3.1 ibm的coreconnect总线

coreconnect总线的逻辑结构如下：[2]

coreconnect采用了总线分段的方式，提供了三种基本类型总线，即处理器内部总线plb(processor local bus)、片上外围总线opb（on-chip peripheral bus）和设备控制总线dcr（device control register）。plb提供了一个高带宽、低延迟、高性能的处理器内部总线；opb则用于连接具有不同的总线宽度及时序要求的外设和内存；dcr用来在cpu通用寄存器与设备控制寄存器之间传输数据传输，以减少plb的负荷，增加其带宽。