在时钟冗余系统中，failsafe的作用是在基准时钟脉冲源消失的情况下简化开关操作并维持时钟的存在。试验室分析表明failsafe架构能够在原有应用范围的基础上自然地扩展到用于对付严重的时钟修整问题。保持同步自然是必需的，而failsafe也能够做到这一点。

抖动有多重含义，而对时钟抖动的要求与系统规范具有很大的相关性。为完成这项工作，需要关注三个主要的测量条件，包括周期至周期抖动（有时称为周期抖动）以及1 s和10 s时间间隔内的累积抖动。抖动信息的统计累积随后以“随机抖动”（rj）和“确定抖动”（dj）给出，通常用直方图来表示。

随机抖动和确定抖动

虽然系统中的自然高斯噪声发生元件始终会引发抖动，但如果存在dj，则清楚地表明一个调制信号源正在向定时系统注入能量。从直方图的角度来看，dj充斥于中间部分，扩展了直方图左侧和右侧的自然高斯响应。图1表示出了该原理。由于数字系统是有限系统（就是说不应存在调幅信息--而是在“恰好”正确的时刻获得一个“0”或“1”），因此边缘布局信息的收集和分析过程恰好是抖动分析的切入点。因为直方图是边缘的统计集合，所以良好的测量需要大量的采样信息组合来获得必要的 6 统计数据抽取，由此可实现最高的测量精度。

噪声条件下的时钟信号修整

系统中噪声能量的影响会侵入时钟脉冲源。时钟脉冲源遭受传导噪声或辐射噪声影响的可能性大致相同。虽然大多数工程师在工作实践中均采用容性旁路技术来对付传导噪声，但辐射噪声却往往更加难以定位和矫正，串扰即属此类，这是因为电气孔隙通常成为时钟脉冲源至吸收辐射能量的轨迹。其他一些常常被忽略的因素是由磁感应所耦合的能量。捕获到一个与电源开关速率保持同步的时钟调制频率的情况并不鲜见。

减少时钟走线孔隙有利于吸收辐射能量。根据互易定律，能够容易吸收辐射能量的时钟线同样也会容易地辐射能量，这将在进行emi辐射测试时产生不良影响。随着近期zdb（即零延迟缓冲器）的普及，定时分配正在变得局部化。除了时钟缓冲机制外，zdb还能够利用pll技术来提供零延迟甚至负延迟，以克服时钟传播。虽然能够进行一些抖动衰减，但zdb器件并不提供使一个器件能够完成很大抖动衰减所需的编程参数。

利用模拟技术来进行信号修整

由于抖动对载频或以最佳单位间隔（ui）运行的纯时钟基频进行调制，因此从理论上说，布设一个频带极窄的带通滤波器有助于衰减调制分量。由于尖锐响应具有高q值，所以必须将带通滤波器置于载波的中心，以确保基频不衰减。否则，载频随着时间的长期推移而发生的自然漂移将导致显著衰减。理想的情况是，滤波器应跟踪载波的变化。在所举的简单示例中，需要进行时钟信号的再整形，以重新生成一个方波信号，原因是带通滤波器有可能除去谐波分量。虽然以这种方式来减轻抖动是合理的，但是要想以较低的成本和较小的占用空间来实现具有所需q值的有效解决方案则很困难。

采用pll来减轻抖动的技术

由于pll在时钟发生和分配中所起的作用持续增长，因此将pll转移函数用作减轻抖动的方法值得考虑。这种采用pll来减轻抖动的处理过程要求对其实现方法（假定有一个可提供满足设计目标的足够编程选项的器件）有一个全面深入的了解。

pll具有可为上述采用带通滤波器来减轻抖动的方法提供跟踪功能的优点。环路内部的增益和环路带宽组合通过改变响应来改变转移函数。在处理高集成度的低成本pll解决方案时，通常会牺牲编程方面的灵活性，包括更改集成化的环路滤波器。图3描绘了一种理想的pll编程方案，在该方案中，电荷泵、环路滤波器和vco增益均可在一个扩展范围内进行修改。但是，如果没有仔细的分析以及准确的实验室结果，则pll实际上有可能造成系统的噪声增加，这使得采用pll的做法变得毫无意义。

所需要的器件等效于一个频带非常窄的跟踪滤波器，该滤波器接收一个具有rj和dj的输入，且最终输出只产生尽可能低的本征rj。虽然rj始终存在，但经证明减轻rj同样值得考虑。failsafe还根据高抖动衰减提出了大时钟倍频比的概念，而这在采用标准pll器件时是非常难实现的。

baja架构概述

baja包括两个通过前馈和反馈通路进行通信的独立本征功能电路。第一项主要功能是对只能被缓冲（或以各种方式校正至可用电容器所允许的最大偏移量）的时钟发生提供支持--即vcxo作用。校正需要一个基准输入以及来自baja输出的反馈信号。然而，在没有基准输入的情况下操作将继续进行（这就是最初采用failsafe架构的主要原因之一）。采用时钟发生这一称谓是准确的，因为它并不涉及合成；一个晶体用于生成用来满足同步要求的基准频率，该功能被称为dcxo，起着数字受控晶体振荡器的作用。该架构采用内部晶体容性阵列设计，因此晶体的推挽操作原理与模-数转换器相似。由于高频颤动具有提高编解码器信噪比（snr）的作用，所以存在于基准输入上的噪声也会使dcxo响应产生高频颤动。

dcxo的