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Verilog HDL源程序库

发布时间:2008/5/28 0:00:00 访问次数:551

　在熟悉了verilog hdl语法之后，使用verilog hdl设计fpga遇到的最大困难可能就是不知如何用verilog hdl的语句去描述想要实现的电路功能。要克服这一困难，除了提高数字电路设计功底之外，很重要的一点就是要学习他人的经验，多看有经验的设计者设计的源程序。
　　我们提供verilog hdl源程序库的目的就是想收集尽可能多的谈设计经验的文章和经典的verilog hdl设计，供大家学习参考。同时也希望大家能提供一些相关资料，使这个程序库能不断得到充实！
状态机举例
你可以指定状态寄存器和状态机的状态。以下是一个有四种状态的普通状态机。   // these are the symbolic names for states // 定义状态的符号名称 parameter  [1:0]   s0 = 2'h0,   s1 = 2'h1,   s2 = 2'h2,   s3 = 2'h3;  // these are the current state and next state variables // 定义当前状态和下一状态变量 reg [1:0] state; reg [1:0] next_state;     // state_vector state // 状态向量的转移关系 always @ (state or y or x) begin    next_state = state;   case (state)                      s0: begin        if (x) begin          next_state = s1;       end       else begin          next_state = s2;       end     end     s1: begin        if (y) begin          next_state = s2;       end       else begin          next_state = s0;       end     end     s2: begin        if (x & y) begin          next_state = s3;       end       else begin          next_state = s0;       end     end     s3: begin        next_state = s0;     end   endcase end   always @ (posedge clk or posedge reset) begin    if (reset) begin      state <= s0;   end   else begin      state <= next_state;   end end    　　同样的状态机也可以用下面的代码以“one hot”编码方式实现。
// these are the symbolic names for states // 定义状态的符号名称 parameter  [1:0]   s0 = 2'h0,   s1 = 2'h1,   s2 = 2'h2,   s3 = 2'h3;   parameter  [3:0]    s0 = 4'h1,   s1 = 4'h2,   s2 = 4'h4,   s3 = 4'h8;    // these are the current state and next state variables // 定义当前状态和下一状态变量 reg [3:0] state; reg [3:0] next_state;     // state_vector state // 状态向量的转移关系 always @ (state or y or x) begin    next_state = state;   case (1)                      state[s0]: begin        if (x) begin          next_state = 1 << s1;       end       else begin          next_state = 1 << s2;       end     end     state[s1]: begin        if (y) begin          next_state = 1 << s2;       end       else begin          next_state = 1 << s0;       end     end     state[s2]: begin        if (x & y) begin          next_state = 1 << s3;       end       else begin          next_state = 1 << s0;       end     end     state[s3]: begin        next_state = 1 << s0;     end   endcase end   always @ (posedge clk or posedge reset) begin    if (reset) begin      state <= 1 << s0;   end   else begin      state <= next_state;   end end
　　
来源　译自celia的verilog网站
可综合风格的计数器设计
　　写一个既紧凑又能满足定时要求的定时器可能会有一点棘手。根据你在面积和速度方面的要求，以及你所使用的具体器件的不同，你可能需要尝试完全不同的设计方法。
　　如果你需要设计一个计数速度很快的计数器，你最好先查找一下你所使用的fpga设计工具中是否有厂家提供的现成的计数器单元。因为厂家提供的设计单元库针对特定的器件进行了优化，所以使用这些器件可以达到最快的速度。如果你的设计需要应用到几种不同的fpga中，因而要求独立于特定的设计单元库，那么你就只能自己设计计数器了。当然，最容易的计数器设计就是count = count + 1，但是你可能得不到最好的结果。如果是计数值较小的计数器，使用序列器方法会得到较好的结果。

　在熟悉了verilog hdl语法之后，使用verilog hdl设计fpga遇到的最大困难可能就是不知如何用verilog hdl的语句去描述想要实现的电路功能。要克服这一困难，除了提高数字电路设计功底之外，很重要的一点就是要学习他人的经验，多看有经验的设计者设计的源程序。
　　我们提供verilog hdl源程序库的目的就是想收集尽可能多的谈设计经验的文章和经典的verilog hdl设计，供大家学习参考。同时也希望大家能提供一些相关资料，使这个程序库能不断得到充实！
状态机举例
你可以指定状态寄存器和状态机的状态。以下是一个有四种状态的普通状态机。   // these are the symbolic names for states // 定义状态的符号名称 parameter  [1:0]   s0 = 2'h0,   s1 = 2'h1,   s2 = 2'h2,   s3 = 2'h3;  // these are the current state and next state variables // 定义当前状态和下一状态变量 reg [1:0] state; reg [1:0] next_state;     // state_vector state // 状态向量的转移关系 always @ (state or y or x) begin    next_state = state;   case (state)                      s0: begin        if (x) begin          next_state = s1;       end       else begin          next_state = s2;       end     end     s1: begin        if (y) begin          next_state = s2;       end       else begin          next_state = s0;       end     end     s2: begin        if (x & y) begin          next_state = s3;       end       else begin          next_state = s0;       end     end     s3: begin        next_state = s0;     end   endcase end   always @ (posedge clk or posedge reset) begin    if (reset) begin      state <= s0;   end   else begin      state <= next_state;   end end    　　同样的状态机也可以用下面的代码以“one hot”编码方式实现。
// these are the symbolic names for states // 定义状态的符号名称 parameter  [1:0]   s0 = 2'h0,   s1 = 2'h1,   s2 = 2'h2,   s3 = 2'h3;   parameter  [3:0]    s0 = 4'h1,   s1 = 4'h2,   s2 = 4'h4,   s3 = 4'h8;    // these are the current state and next state variables // 定义当前状态和下一状态变量 reg [3:0] state; reg [3:0] next_state;     // state_vector state // 状态向量的转移关系 always @ (state or y or x) begin    next_state = state;   case (1)                      state[s0]: begin        if (x) begin          next_state = 1 << s1;       end       else begin          next_state = 1 << s2;       end     end     state[s1]: begin        if (y) begin          next_state = 1 << s2;       end       else begin          next_state = 1 << s0;       end     end     state[s2]: begin        if (x & y) begin          next_state = 1 << s3;       end       else begin          next_state = 1 << s0;       end     end     state[s3]: begin        next_state = 1 << s0;     end   endcase end   always @ (posedge clk or posedge reset) begin    if (reset) begin      state <= 1 << s0;   end   else begin      state <= next_state;   end end
　　
来源　译自celia的verilog网站
可综合风格的计数器设计
　　写一个既紧凑又能满足定时要求的定时器可能会有一点棘手。根据你在面积和速度方面的要求，以及你所使用的具体器件的不同，你可能需要尝试完全不同的设计方法。
　　如果你需要设计一个计数速度很快的计数器，你最好先查找一下你所使用的fpga设计工具中是否有厂家提供的现成的计数器单元。因为厂家提供的设计单元库针对特定的器件进行了优化，所以使用这些器件可以达到最快的速度。如果你的设计需要应用到几种不同的fpga中，因而要求独立于特定的设计单元库，那么你就只能自己设计计数器了。当然，最容易的计数器设计就是count = count + 1，但是你可能得不到最好的结果。如果是计数值较小的计数器，使用序列器方法会得到较好的结果。
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