Verilog HDL逻辑操作符
发布时间:2008/5/28 0:00:00 访问次数:707
逻辑操作符有:
* && (逻辑与)
* (逻辑或)
* ！(逻辑非)
这些操作符在逻辑值0或1上操作。逻辑操作的结构为0或1。例如, 假定:
crd = 'b0; //0为假
dgs = 'b1; //1为真
那么:
crd && dgs 结果为0 (假)
crd dgs 结果为1 (真)
！ dgs 结果为0 (假)
对于向量操作, 非0向量作为1处理。例如，假定:
a_bus = 'b0110;
b_bus = 'b0100;
那么:
a_bus b_bus 结果为1
a_bus && b_bus 结果为 1
并且:
! a_bus 与! b_bus的结果相同。
结果为0。
如果任意一个操作数包含x，结果也为x。
!x 结果为x
* && (逻辑与)
* (逻辑或)
* ！(逻辑非)
这些操作符在逻辑值0或1上操作。逻辑操作的结构为0或1。例如, 假定:
crd = 'b0; //0为假
dgs = 'b1; //1为真
那么:
crd && dgs 结果为0 (假)
crd dgs 结果为1 (真)
！ dgs 结果为0 (假)
对于向量操作, 非0向量作为1处理。例如，假定:
a_bus = 'b0110;
b_bus = 'b0100;
那么:
a_bus b_bus 结果为1
a_bus && b_bus 结果为 1
并且:
! a_bus 与! b_bus的结果相同。
结果为0。
如果任意一个操作数包含x，结果也为x。
!x 结果为x
逻辑操作符有:
* && (逻辑与)
* (逻辑或)
* ！(逻辑非)
这些操作符在逻辑值0或1上操作。逻辑操作的结构为0或1。例如, 假定:
crd = 'b0; //0为假
dgs = 'b1; //1为真
那么:
crd && dgs 结果为0 (假)
crd dgs 结果为1 (真)
！ dgs 结果为0 (假)
对于向量操作, 非0向量作为1处理。例如，假定:
a_bus = 'b0110;
b_bus = 'b0100;
那么:
a_bus b_bus 结果为1
a_bus && b_bus 结果为 1
并且:
! a_bus 与! b_bus的结果相同。
结果为0。
如果任意一个操作数包含x，结果也为x。
!x 结果为x
* && (逻辑与)
* (逻辑或)
* ！(逻辑非)
这些操作符在逻辑值0或1上操作。逻辑操作的结构为0或1。例如, 假定:
crd = 'b0; //0为假
dgs = 'b1; //1为真
那么:
crd && dgs 结果为0 (假)
crd dgs 结果为1 (真)
！ dgs 结果为0 (假)
对于向量操作, 非0向量作为1处理。例如，假定:
a_bus = 'b0110;
b_bus = 'b0100;
那么:
a_bus b_bus 结果为1
a_bus && b_bus 结果为 1
并且:
! a_bus 与! b_bus的结果相同。
结果为0。
如果任意一个操作数包含x，结果也为x。
!x 结果为x
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