摘 要：本文介绍了一种合成孔径雷达目标模拟视频板卡的设计实例,它采用altera公司的emp7128s及max+plus-ii 开发系统实现。由于采用该器件,简化了电路设计,减小了设备体积,同时也使设备的可靠性和设计的灵活性大大提高。
关键词：合成孔径雷达；fpga/cpld；pci接口；乒乓结构

引言
合成孔径雷达(synthetic aperture radar,简称sar)是以合成孔径原理和脉冲压缩技术为理论基础,以高速数字处理和精确运动补偿为前提条件的高分辨率成像雷达。对于合成孔径雷达成像处理来说，仅有目标的原始数据是不够的，还必须获得雷达和载机的参数，例如时钟频率，回波延迟时间等，而且所设计的接口板卡必须具备完成pci卡参数交互和数据传送的功能。
本系统采用altera公司的cpld并配以开发软件，可在计算机上进行各种电路设计和修改，并可对电路特性进行仿真模拟，最后将设计方案下载到该器件中，这样可实现高度集成和精确的电路设计，降低设计成本，提高设计效率和电路的可靠性。

系统结构
本系统主要由pci控制器、cpld逻辑控制器、fifo存储器、两路双端口adc以及二选一低通滤波器组成。系统原理如图1所示，其工作过程为：首先存储在硬盘的数据在驱动程序控制下调入内存，之后通过pci总线送入pci9056的内部fifo存储器，然后转送至视频卡中的fifo存储器。每一组存储于fifo的16k×32bit数据对应一个雷达回波i/q信号。之后在外同步信号sot的作用下，按外部时钟clk的驱动速率将数据直接送入两路8位dac。由dac输出i/q模拟信号经二选一低通滤波器输出至50w i/q视频端口，完成数据传送与转换任务。回波数据传输前，先进行预处理，调整数据结构，使其成为32位、包括2字节i和2字节q信号。数据采用高速的dma传输方式送至pci9056，并将数据写入32位fifo，进而分别送到两个dac。本设计中的dac采用乒乓结构，工作频率为输入时钟的2倍。通过这种机制，使pcb板传输的信号频率降为原采样频率的1/2，这有利于选用电平转换和倍频器等相关器件。数据经过d/a转换后，由cpld选通相应的滤波器(控制信号来自于系统写入cpld的工作方式字和延时控制字)。

主要电路组成与设计原理
pci接口设计
本设计的pci接口采用plx公司的专业总线接口芯片pci9056，它是32位、66mhz的pci总线主控i/o加速器，适用于通用的32位、66mhz的局部总线设计。根据系统要求，70mhz采样的数据点共有4096个(8k)， 210mhz采样的数据点共有8192个(16k)，雷达脉冲重复频率一般在50~2000hz之间，按照最大数据吞吐量来计算，在500ms的时间内要通过pci总线传完16k个数据， 因此i、q信号一路数据传送速率16k÷(500×10-6)=32mb/s。所以，pc机要传输二路数据量给视频信号产生板，其数据传送速率达64mb/s。pci9056芯片支持66mhz的时钟速率，数据位32位，理论上最大传输速率为256mb/s。
cpld控制时序的设计
这是本设计的主要部分，选用的是altera公司的emp7128s,它相当于一个本地端处理器，负责pci9056和后续器件接口的逻辑控制和总线仲裁。cpld收到上位机应用软件送来的工作模式控制字后，便送出相应的控制信号给倍频器 z9937、dac以及滤波器，选定系统的工作方式。同时，cpld还处于等待外同步脉冲的状态。一旦检测到外同步信号sot的上升沿，cpld中的计数器即开始工作，计数时钟为52.5/17.5khz同步时钟。当计数值等于事先设定的data值时，cpld送出fifo读允许信号ren，将其中的回波数据直接送到两路dac之中。dac的输出经各自的放大缓冲器后，以模拟i、q信号的形式经过滤波器后，最后由两个50wsma插座输出。
fifo中数据送完之后，fifo传来的空信号ef使cpld停止送出fifo读允许信号ren。此后cpld将该fifo空状态通过useri(not ef)信号通知pci9056，进而通知上位机应用软件，启动dma送下一组回波数据。另一方面，cpld还通过prs信号，对fifo进行读写指针复位，避免出错。具体时序仿真结果如图2所示。
后续电路
后续器件包括倍频芯片、fifo芯片、dac和滤波器等，均由cpld对之进行逻辑控制。倍频芯片选用的是cypress公司的3.3v、125mhz、多路输出零延迟缓冲芯片z9973，它可以实现多种倍频和分频的功能。fifo芯片采用idt72v3680，其写时钟(wclk)为66mhz，保持和pci9056本地端同步，由板上66mhz晶振提供。读时钟为系统工作时钟(210mhz、70mhz)的一半，由z9973倍频后得到。为保证fifo的数据不产生混乱，系统控制读和写分时进行。32位数据总线一次传输两对i、q数据， dac同时读取一对i、q数据，可确保同步。当cpld给fifo一个ren(读允许)指令后，数据由fifo的32位输出端分两路(i/q)、每路16位输入到一个双端口dac,经过d/a转换后得到输出为2~20ma的差分电流，然后用一个运放电路ad8047将其转换为单端电压输出(±1v)。由于有两个不同带宽的视频信号，因此本设计使用了两组模拟开关来选择不同的滤波器。模拟开关由cpld提供控制信号，本设计模拟开关与滤波器集成在屏蔽盒内，以便调试与维护。
系统