一种基于FPGA实现的高速缓存设计
发布时间:2008/5/28 0:00:00 访问次数:535
摘 要:为了解决嵌入式实时数据采集系统中,高速采集数据量大,而处理器的处理速度有限的矛盾,保证数据不丢失并提高处理器的数据吞吐率,文中提出一种基于fpga(现场可编程门阵列) 实现的最优fifo(先入先出存储器) 结构设计,它可以成倍提高数据流通速率,增加嵌入式系统的实时性。
关键词:高速数据采集系统;数字信号处理器;异步先入先出存储器;现场可编程门阵列
引 言
随着雷达、通信和图像处理中数字处理技术的飞速发展,现代化生产和科学研究对数据采集系统的要求更加严格。在嵌入式条件下,要求数据获取的速度越来越快,精度越来越高,以致数据量及处理速度要求大增,高速adc的出现和dsp性能的不断提高也对系统将来的升级提出了更高要求,特别在一些特殊领域,如航空、航天等,其嵌入式系统体积小、功能强、实时性高,为了避免数据处理不及时,发生数据丢失,破坏系统可靠性,更要进一步提高系统实时性,必须研究开发高速嵌入式数据采集系统。
针对具体的任务要求,文中提出了一种通过fpga 实现转换接口的高速数据采集系统的系统结构,即高速a/d+大容量fpga+高速dsp的嵌入式高速数据采集系统。模数转换器a/d进行高速数据采集,fpga实现对高速a/d 采集数据的存储和控制调度,dsp 通过查询方式访问前端采集通道,对采集的数据进行高速处理,这种方法大大提高了dsp 可以访问的外设数目,提高了dsp的处理能力,同时由于dsp 不直接与模数转换芯片接口,所以adc 芯片的升级或者替代都不会影响原来的数据采集,而且采用了时分复用方式读取转换完成的数据,因此这个系统数据采集速率可以达到所采用的adc 芯片输出的最高速率,能充分发挥dsp 算法处理功能强大、速度快的优势,而fpga 设计灵活、通用性强等特点,使得整个系统具有实时性高、体积小、开发周期短、易于维护和扩展、适合于实时信号处理等多个优点。文中结合成功开发的高速采集系统结构,提出一种基于fpga实现的最优fifo构来实现高速缓存,它可以成倍提高数据流通速率,增加嵌入式系统的实时性。
高速数据采集系统结构
实时信号处理系统中,高层处理算法的特点是所处理的数据量较低层算法少,但算法的控制结构复杂,适于用运算速度高、寻址方式灵活、通信机制强大的dsp芯片来实现。特别是ti 公司的c6000 系列dsp,其峰值处理速度已达每秒数十亿条指令,是当今最先进的dsp之一,非常适合于嵌入式实时系统应用。低层的信号预处理算法处理的数据量大、计算量大、对处理速度的要求高,但运算结构相对比较简单,适于用fpga来进行硬件实现,这样能同时兼顾速度及灵活性。目前fpga的容量已经跨过了百万门级,使得fpga成为解决系统级设计的重要选择方案之一。它主要应用于协处理器,辅助dsp芯片完成一些计算密集型的算法。
在笔者设计的高速信息处理计算机中,高速adc模块、fpga 模块以及dsp 模块构成了高速数据采集系统,从此结构中可以看到,dsp可以在未知adc 控制方式的情况下,定时地访问外设来获得模数转换后的数据,而大容量的fpga协助dsp完成数据的预处理,并可以保证采集数据不丢失。
其中adc是一个12位精度、65mhz采样速率的高速模数转换器,可进行高速采样,处理器选用ti公司的tms320c6701 。dsp 内部最高时钟频率可以达到167mhz,dsp读取外部sdram 的最高时钟频率是1/2×cpu ,而读取外部异步存储器的时钟频率可以通过ce 空间控制寄存器来编程控制,其参数需要满足一定要求,即clk>(setup+strobe+hold)>2个时钟周期,时钟频率最高可达80mhz。如果dsp 不通过缓存直接与a/d相连,在采样过程中,若a/d连续采样数据,dsp一直处于连续的间隔取数的状态,这将占用dsp 大部分处理时间,导致dsp 不能从事其他工作。也有可能出现上一次的数据还没有被计算机处理完,下一次采集过程就开始的情况。如果选取更高速的a/d ,更会发生数据丢失,破坏系统的可靠性。因此最好的做法是采用高速缓存来存储采样到的数据,再集中传输一批数据,保证dsp有充足的时间去处理、计算。 摘 要:为了解决嵌入式实时数据采集系统中,高速采集数据量大,而处理器的处理速度有限的矛盾,保证数据不丢失并提高处理器的数据吞吐率,文中提出一种基于fpga(现场可编程门阵列) 实现的最优fifo(先入先出存储器) 结构设计,它可以成倍提高数据流通速率,增加嵌入式系统的实时性。 其中adc是一个12位精度、65mhz采样速率的高速模数转换器,可进行高速采样,处理器选用ti公司的tms320c6701 。dsp 内部最高时钟频率可以达到167mhz,dsp读取外部sdram 的最高时钟频率是1/2×cpu ,而读取外部异步存储器的时钟频率可以通过ce 空间控制寄存器来编程控制,其参数需要满足一定要求,即clk>(setup+strobe+hold)>2个时钟周期,时钟频率最高可达80mhz。如果dsp 不通过缓存直接与a/d相连,在采样过程中,若a/d连续采样数据,dsp一直处于连续的间隔取数的状态,这将占用dsp 大部分处理时间,导致dsp 不能从事其他工作。也有可能出现上一次的数据还没有被计算机处理完,下一次采集过程就开始的情况。如果选取更高速的a/d ,更会发生数据丢失,破坏系统的可靠性。因此最好的做法是采用高速缓存来存储采样到的数据,再集中传输一批数据,保证dsp有充足的时间去处理、计算。
系统中采用容量比较大的fpga,利用自主设计的ip核,主要协助主处理器实现数据的预处理(如fft) 功能。为了保证设计的硬件系统体积尽可能小,因此在不增加系统的硬件负担的前提条件下,利用系统中现有的fpga,设计了基于fpga 实现的异步fifo 存储器作为高速缓存器,它满足前后读写时钟频率不同的硬件环境,可使采集系统设计灵活、简单、方便,具有很强的可扩展性。fifo 存储器具有两个特点:数据进出有序;输出输入口独立。灵活使用fifo ,可根据需要设计为不同速率、不同容量的数字系统,接口电路简洁且不占用系统地址资源,系统移植或升级换代方便,而且控制简单。
基于fpga 实现的异步fifo 的设计
fifo结构设计
关键词:高速数据采集系统;数字信号处理器;异步先入先出存储器;现场可编程门阵列
引 言
随着雷达、通信和图像处理中数字处理技术的飞速发展,现代化生产和科学研究对数据采集系统的要求更加严格。在嵌入式条件下,要求数据获取的速度越来越快,精度越来越高,以致数据量及处理速度要求大增,高速adc的出现和dsp性能的不断提高也对系统将来的升级提出了更高要求,特别在一些特殊领域,如航空、航天等,其嵌入式系统体积小、功能强、实时性高,为了避免数据处理不及时,发生数据丢失,破坏系统可靠性,更要进一步提高系统实时性,必须研究开发高速嵌入式数据采集系统。
针对具体的任务要求,文中提出了一种通过fpga 实现转换接口的高速数据采集系统的系统结构,即高速a/d+大容量fpga+高速dsp的嵌入式高速数据采集系统。模数转换器a/d进行高速数据采集,fpga实现对高速a/d 采集数据的存储和控制调度,dsp 通过查询方式访问前端采集通道,对采集的数据进行高速处理,这种方法大大提高了dsp 可以访问的外设数目,提高了dsp的处理能力,同时由于dsp 不直接与模数转换芯片接口,所以adc 芯片的升级或者替代都不会影响原来的数据采集,而且采用了时分复用方式读取转换完成的数据,因此这个系统数据采集速率可以达到所采用的adc 芯片输出的最高速率,能充分发挥dsp 算法处理功能强大、速度快的优势,而fpga 设计灵活、通用性强等特点,使得整个系统具有实时性高、体积小、开发周期短、易于维护和扩展、适合于实时信号处理等多个优点。文中结合成功开发的高速采集系统结构,提出一种基于fpga实现的最优fifo构来实现高速缓存,它可以成倍提高数据流通速率,增加嵌入式系统的实时性。
高速数据采集系统结构
实时信号处理系统中,高层处理算法的特点是所处理的数据量较低层算法少,但算法的控制结构复杂,适于用运算速度高、寻址方式灵活、通信机制强大的dsp芯片来实现。特别是ti 公司的c6000 系列dsp,其峰值处理速度已达每秒数十亿条指令,是当今最先进的dsp之一,非常适合于嵌入式实时系统应用。低层的信号预处理算法处理的数据量大、计算量大、对处理速度的要求高,但运算结构相对比较简单,适于用fpga来进行硬件实现,这样能同时兼顾速度及灵活性。目前fpga的容量已经跨过了百万门级,使得fpga成为解决系统级设计的重要选择方案之一。它主要应用于协处理器,辅助dsp芯片完成一些计算密集型的算法。
在笔者设计的高速信息处理计算机中,高速adc模块、fpga 模块以及dsp 模块构成了高速数据采集系统,从此结构中可以看到,dsp可以在未知adc 控制方式的情况下,定时地访问外设来获得模数转换后的数据,而大容量的fpga协助dsp完成数据的预处理,并可以保证采集数据不丢失。
系统中采用容量比较大的fpga,利用自主设计的ip核,主要协助主处理器实现数据的预处理(如fft) 功能。为了保证设计的硬件系统体积尽可能小,因此在不增加系统的硬件负担的前提条件下,利用系统中现有的fpga,设计了基于fpga 实现的异步fifo 存储器作为高速缓存器,它满足前后读写时钟频率不同的硬件环境,可使采集系统设计灵活、简单、方便,具有很强的可扩展性。fifo 存储器具有两个特点:数据进出有序;输出输入口独立。灵活使用fifo ,可根据需要设计为不同速率、不同容量的数字系统,接口电路简洁且不占用系统地址资源,系统移植或升级换代方便,而且控制简单。
基于fpga 实现的异步fifo 的设计
fifo结构设计
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