莱迪思半导体公司近日发布了其latticesctm系统芯片fpga系列。该系列在高速应用中有着无以伦比的性能和连通性。latticescfpga采用富士通的90纳米cmos工艺技术并用300毫米硅片制造，能够加速芯片至芯片、芯片至存储器、高速串行、背板及网络数据通道的连通性，提供“超级性能”。与latticesc器件一起发布的还有莱迪思的第二代低成本的latticeecp2系列，也是采用了相同的90纳米工艺。

　　latticesc器件中集成了支持3.4gbps数据率的高信道数的serdes模块、提供业界领先的2gbps速度的purespeed并行i/o、创新的时钟管理结构、以500mhz频率工作的fpga逻辑、密集的ram块以及莱迪思特有的针对成本优化（maco）的嵌入式结构化asic模块的掩膜式阵列。

“latticescfpga带来了业界所有可编程逻辑产品中最高的性能和最强大的特性。latticesc系列与我们新的低成本latticeecp2器件、非易失machxo和latticexp器件一起，构建了市场上最广阔、最长的莱迪思fpga产品线。”莱迪思公司市场副总裁stankopec先生说道。“latticesc器件被设计成针对高性能基于协议的连通性的结构。”kopec补充道。“latticescfpga支持一大堆协议，包括pciexpress、serialrapidio、ethernet、fibrechannel、sonet/sdh、spi4.2,以及所有高性能存储器标准，包括ddr2、qdr2及rldram。在一片fpga中，这样的创新、集成、对标准的支持以及速度都是空前的。”kopec先生总结道。

latticesc:高信道数的serdes+flexipcs
　　莱迪思fpsc（现场可编程系统芯片）是第一种将serdes和嵌入式物理编码子层（pcs）模块集成在一片fpga上的可编程逻辑器件。latticesc器件引领了新概念：高达32个serdes信道、每个信道的数据率从600mbps至3.4gbps。为了支持驱动长度达到60英寸的背板应用，设计者可以使用serdes内置的发送预加重及接收均衡特性。

　　latticescserdes还具有极低的典型功耗：在3.125gbps的速率下，100mw/信道。抖动指标：总发送抖动在3.2gbps速率下为0.29ui，总接收抖动容限是0.8ui。此外，latticesc器件还具备其它的一些可编程特性，诸如ac/dc耦合以及半速模式，能在用户实现设计的过程中为其提供非凡的灵活性。

flexipcs模块可以经过配置来支持一系列流行的数据协议，包括pci-express、1.02或 者2.04gbpsfibrechannel、gigabitethernet(1000basex)、10gigabitethernet(xaui)、serialrapidio及sonet（sts-12/sts-12c、sts-48/sts-48c和tfi-5，支持10gbps及以上速率）。flexipcs模块具有最佳的ethernet和pciexpress支持，拥有嵌入式的编解码物理层功能、时钟容限补偿、crc发生/校验及多信道对齐功能。

莱迪思的创新：低成本优化（maco）的掩膜阵列

　　虽然结构化的asic缺乏fpga的灵活性，但由于其密度和性能，它们变得越来越流行。与全定制或者标准单元的asic不同，结构化的asic设计成本要低得多，因为它们只将一小部分掩膜用作定制。莱迪思在每一片latticescfpga中嵌入了多达12个结构化的asic模块，称为maco模块。每个maco模块大约有5万个asic门可用来实现需要最高性能、最小硅片面积和最低功耗的知识产权（ip）核。maco模块还提供充足的至i/o引脚的布线连结、ram块及可编程逻辑块。
莱迪思计划推出一系列latticesc器件，它们拥有预制的、覆盖许多要求高速连结的常见应用的模块。预制的、基于maco的ip将包含莱迪思创新的fleximac多协议通信引擎，它支持多层协议，诸如pciexpress、ethernet、以及spi4.2和高速dram/sram存储控制器。莱迪思将把这些标准macoip功能预先编程到其latticesc系列的特别版本中，称为m-系列。

latticescpurespeedi/o:2gbps超级性能和连通性
　　latticescpurespeedi/o支持许多差分和单端i/o标准，包括lvttl、lvcmos、sstl、hstl、gtl+、lvds、lvpecl和hypertransport。每个latticesci/o引脚含有一个输入延时（indel）对齐模块，该模块有间隔为40ps的144个抽头。对于高速源同步i/o，purespeedi/o技术所特有的适应输入逻辑（ail）模块能够对闭环引脚进行时序监控。该特性能够一位一位地动态地保持恰当的建立和保持时间裕量。采用这一特性，能够使设计在单个引脚上精确地支持高达2gbps的速度。

　　latticescfpga还提供用于sdr、ddr1和ddr2接口的专用的变速箱逻辑。片上的时钟分频器支持变速箱逻辑的时钟要求，从而无需在此情况下使用通用的pll/dll资源。

latticescfpga提供低功耗的内部终端电阻(odt)，能够减小残存信号的长度，从而提高性能。器件上终端电阻的动态切换是自动完成的，支持诸如ddr2存储器等的标准。

fpga结构和嵌入式块ram
latticesc器件采用富士通的90纳米coms工艺技术，结合经过优化的逻辑块和丰富的布线资源，制造出的fpga结构可轻易地以达到500mhz的频率工作（例如：64位地址解码）。其阵列的基本逻辑元素是可编程功能单元（p