Xilinx发布65nm Virtex-5 系列FPGA
发布时间:2008/5/28 0:00:00 访问次数:580
关键设计团队在工艺技术、架构和产品开发方法学方面的创新,使 virtex-5 fpga 在性能和密度方面取得前所未有的进步--与前一代 90-nm fpga 相比,速度平均提高 30%,容量增加 65%--同时动态功耗降低 35%,静态功耗保持相同的低水平,使用面积减小 45%。
基于成功的 asmbl(高级硅模组块)架构,virtex-5 系列包括面向高速逻辑、数字信号处理 (dsp)、嵌入式处理和串行连接性应用四种领域优化的平台。通过 asmbl 架构方法,xilinx提供了更大的器件选择自由,使客户能够选择最适合其特定设计的特性和容量组合。就像 virtex-4 系列一样,在每种平台中客户可以在各种 virtex-5 器件选项中进行选择,以获得与最终产品要求匹配的最佳特性组合。
专家们认为,未来"三网联合业务"--即语音、视频和数据融合于同一网络,将促使对高性能平台 fpga 的需求形成高峰,使他们能够适应不断演进的消费需求、变化的行业标准、上市时间与成本压力、以及对未来保护系统的需求。此次xilinx推出的 virtex-5 系列,将能够满足上述要求。
virtex-5 lx 器件是virtex-5系列平台中的第一款产品。virtex?-5 lx的主要创新有:
65-nm expressfabric 技术与硬化 ip 块提高性能--业界首个具有六个独立输入的查找表 (lut) 和新型对角互连结构,减少了逻辑层次,改进了构造块之间的信号互连,使逻辑性能比上一代 virtex-4 平均提高 30%。此外,65-nm 结构通过在少 45% 的管芯面积上实现功能提高了逻辑利用率,并降低了动态功耗。其它增强功能及新的优化至550 mhz的硬化 ip 块包括:具有 ecc 选项的 36 k 位大型双端口 bram/fifo 块,用于实现更高的片上存储器带宽;除 dcm/pmcd 之外,带有 pll 的时钟管理模块 (clock management tile, cmt),用于实现最高质量的时钟;以及一个具有增强乘法器的 dsp48e 块,用于实现高精度、高性能信号处理。
第二代 i/o 技术简化接口设计--第二代稀疏锯齿形 (sparse chevron) 封装技术可以让设计者使用多达 1,200 个用户 i/o,支持 1.25 gbps 双数据速率和 800 mbps 单端信号传输,具有最高的信号完整性,最低的系统噪声,同时可以简化印刷电路板 (pcb) 布局。第二代 chipsync 技术应用于每个 i/o,该技术同样得到了增强,以改进源同步接口中时钟/数据的动态现场校对能力。这些 i/o 技术结合在一起,确保了 ddr2 和 qdr ii 等高带宽接口的可靠操作。
65-nm 三极栅氧化层技术、硬化 ip 块降低功耗--65 nm 工艺下 1.0 v 内核和减小的内部电容,使 virtex-5 器件比上一代器件降低 35% 的动态功耗。通过独特的三极栅氧化层技术平衡性能与功耗,virtex-5 fpga 打破了更小工艺几何尺寸产生更大泄漏电流的行业发展趋势,保持了与其上一代 90 nm 工艺同样低的静态功耗水平。硬 ip 块中的 expressfabric 与省电模式进一步降低了功耗。这些能力将帮助设计者满足其功耗预算,防止热失控和降低对散热器和风扇的需要。
提高的集成度实现更低系统成本--与上一代 fpga 相比,virtex-5 系列提供多 65% 的逻辑单元(330,000 个 lc)和多 25% 的用户 i/o(1,200 个 i/o)。通过提供包括宽范围器件的四种领域优化平台,客户将只需支付需要功能的费用。配备新的串行外围接口 (spi) 和字节宽度外围接口 (bpi) 配置模式,以支持低成本商用闪存,进一步降低了系统成本。
xilinx ise 软件工具及服务缩短设计周期 --设计者利用 isefmax 技术、planahead 设计分析软件和以经过预先验证的 ip 核,可以快速达到 fpga 性能目标,同时利用 chipscope pro 工具的高级验证和实时调试功能,还可以缩短调试周期时间。其它在线资源、培训课程、高级支持服务及xilinx设计服务 (xds) 全球网络,将确保项目按时完成。
virtex-5 系列器件及软件的供货情况
新的 virtex-5 系列 fpga 的交付工作已经随着首批 lx 器件的推出而展开,针对 virtex-5 fpga 的早期试用软件现已推出,xilinx easypath 程序使大批量生产最高可获得75%的无风险成本降低,而且每个 virtex-5 平台批量生产客户均可获得。
关键设计团队在工艺技术、架构和产品开发方法学方面的创新,使 virtex-5 fpga 在性能和密度方面取得前所未有的进步--与前一代 90-nm fpga 相比,速度平均提高 30%,容量增加 65%--同时动态功耗降低 35%,静态功耗保持相同的低水平,使用面积减小 45%。
基于成功的 asmbl(高级硅模组块)架构,virtex-5 系列包括面向高速逻辑、数字信号处理 (dsp)、嵌入式处理和串行连接性应用四种领域优化的平台。通过 asmbl 架构方法,xilinx提供了更大的器件选择自由,使客户能够选择最适合其特定设计的特性和容量组合。就像 virtex-4 系列一样,在每种平台中客户可以在各种 virtex-5 器件选项中进行选择,以获得与最终产品要求匹配的最佳特性组合。
专家们认为,未来"三网联合业务"--即语音、视频和数据融合于同一网络,将促使对高性能平台 fpga 的需求形成高峰,使他们能够适应不断演进的消费需求、变化的行业标准、上市时间与成本压力、以及对未来保护系统的需求。此次xilinx推出的 virtex-5 系列,将能够满足上述要求。
virtex-5 lx 器件是virtex-5系列平台中的第一款产品。virtex?-5 lx的主要创新有:
65-nm expressfabric 技术与硬化 ip 块提高性能--业界首个具有六个独立输入的查找表 (lut) 和新型对角互连结构,减少了逻辑层次,改进了构造块之间的信号互连,使逻辑性能比上一代 virtex-4 平均提高 30%。此外,65-nm 结构通过在少 45% 的管芯面积上实现功能提高了逻辑利用率,并降低了动态功耗。其它增强功能及新的优化至550 mhz的硬化 ip 块包括:具有 ecc 选项的 36 k 位大型双端口 bram/fifo 块,用于实现更高的片上存储器带宽;除 dcm/pmcd 之外,带有 pll 的时钟管理模块 (clock management tile, cmt),用于实现最高质量的时钟;以及一个具有增强乘法器的 dsp48e 块,用于实现高精度、高性能信号处理。
第二代 i/o 技术简化接口设计--第二代稀疏锯齿形 (sparse chevron) 封装技术可以让设计者使用多达 1,200 个用户 i/o,支持 1.25 gbps 双数据速率和 800 mbps 单端信号传输,具有最高的信号完整性,最低的系统噪声,同时可以简化印刷电路板 (pcb) 布局。第二代 chipsync 技术应用于每个 i/o,该技术同样得到了增强,以改进源同步接口中时钟/数据的动态现场校对能力。这些 i/o 技术结合在一起,确保了 ddr2 和 qdr ii 等高带宽接口的可靠操作。
65-nm 三极栅氧化层技术、硬化 ip 块降低功耗--65 nm 工艺下 1.0 v 内核和减小的内部电容,使 virtex-5 器件比上一代器件降低 35% 的动态功耗。通过独特的三极栅氧化层技术平衡性能与功耗,virtex-5 fpga 打破了更小工艺几何尺寸产生更大泄漏电流的行业发展趋势,保持了与其上一代 90 nm 工艺同样低的静态功耗水平。硬 ip 块中的 expressfabric 与省电模式进一步降低了功耗。这些能力将帮助设计者满足其功耗预算,防止热失控和降低对散热器和风扇的需要。
提高的集成度实现更低系统成本--与上一代 fpga 相比,virtex-5 系列提供多 65% 的逻辑单元(330,000 个 lc)和多 25% 的用户 i/o(1,200 个 i/o)。通过提供包括宽范围器件的四种领域优化平台,客户将只需支付需要功能的费用。配备新的串行外围接口 (spi) 和字节宽度外围接口 (bpi) 配置模式,以支持低成本商用闪存,进一步降低了系统成本。
xilinx ise 软件工具及服务缩短设计周期 --设计者利用 isefmax 技术、planahead 设计分析软件和以经过预先验证的 ip 核,可以快速达到 fpga 性能目标,同时利用 chipscope pro 工具的高级验证和实时调试功能,还可以缩短调试周期时间。其它在线资源、培训课程、高级支持服务及xilinx设计服务 (xds) 全球网络,将确保项目按时完成。
virtex-5 系列器件及软件的供货情况
新的 virtex-5 系列 fpga 的交付工作已经随着首批 lx 器件的推出而展开,针对 virtex-5 fpga 的早期试用软件现已推出,xilinx easypath 程序使大批量生产最高可获得75%的无风险成本降低,而且每个 virtex-5 平台批量生产客户均可获得。