100MHz可编程数字信号发生器
发布时间:2008/5/27 0:00:00 访问次数:695
100mhz可编程数字信号发生器
摘 要： 介绍一种基于isa总线的可编程数字信号发生器，其特点是：工作时钟100mhz，用可编程逻辑器件epld作为核心元件，信号输出多达16路，用labwindjows/cvi软件设计的pc机虚拟仪器面板，界面友好，操作方便。并给出了硬件原理框图。
关键词： isa总线 可编程 数字信号发生器 虚拟仪器
在通讯、电子、自动控制中，经常需要非周期的、能精确定时的数字信号，用以产生测试信号或模拟控制的时序。国内现有的可程控信号发生器输出信号频率较低（几khz～几mhz）、输出路数较少（一般为两、三路）且结构复杂、操作不方便，难以满足现代电子技术发展的需要。
为此，我们开发了一种各路输出的波形可独立地任意编辑、最小输出方波步长为10ns、信号输出多达16路、每路信号基长为256k单元的可编程数字信号发生器。该仪器的核心元件为altera-p.htm" target="_blank" title="altera货源和pdf资料">altera公司的epld，以isa总线插卡插入计算机，工作时钟频率为100mhz。用labwindjows/cv软件设计了虚拟仪器面板，界面友好，操作方便。该仪器已在中国科学技术大学、北京化学研究所等多家实验室广为应用，效果很好。
１ 系统原理
在pc机上将编辑好的16路波形数据通过isa总线写入高速静态ram。电路首先要对isa总线的i/o口地址以及读写控制等进行译码，再驱动一个18位的地址发生器（计数器）寻址256k×16bit ram。pc机将写入的数据读回比较，若正确则允许触发输出信号（可以软件触发、外加脉冲触发、手动按钮触发）。 输出的信号首先要经过74f574锁存，再经过74f245驱动输出，输出为ttl电平，每路最大驱动电流为64ma。256k ram内容可单次触发输出完停止，也可循环多次输出，并且带有触发指示灯led。
译码、地址发生器、片选及各种控制逻辑都在一片altera-p.htm" target="_blank" title="altera货源和pdf资料">altera的epm7128slc84-7片内实现。这比用分立元件可靠性大为提高，尤其在100mhz 时钟频率下，信号质量明显改善。epm7128slc84-7片内可编程逻辑门有2500个，宏单元有128个，可用i/o片脚为68个。支持在线编程isp(in-system programmability),不用将芯片拔下重新烧录，通过pc机标准串行口即可将编译好的逻辑数据文件烧录进片内，方便逻辑调试。开发工具软件为altera`s max+plus ii，该软件是基于windows，具有逻辑编辑、编译、功能仿真、时序仿真、时序分析等功能。
本系统采用了16片issi公司的高速静态ram ：is61c256ah-8(32k×8bit)地址建立时间(address access)为8ns，数据保持时间(data hold time) 为2ns, 片选建立时间(ce access time)为8ns。
pc机i/o口地址可以在电路板上灵活设置以避免与别的i/o设备地址冲突，设置范围为0320h～033fh。
系统硬件原理示意框图见图１。
２ 主要特点
2.1 精确定时
该信号发生器由于采用了全数字结构，因而可以实现精确定时输出时序。工作时钟频率为100mhz，决定了输出步长为10ns。由于每路基长为256k单元，则最大输出方波间隔为256×1024个步长，即262144×10ns=2.62144ms。也就是说，宽度为10ns的不同两路输出方波信号最小间隔为10ns最大间隔为2.62144ms见图2，两者虽然相差5个数量级，但最小间隔的定时绝对误差与最大间隔的定时绝对误差相同，仅取决于时钟晶振的晃动。本系统时钟采用高精度晶振，时钟晃动仅为十几ps 故定时绝对误差仅为十几ps。
2.2 波形任意
各路可以独立编辑生成各种周期波和非周期波。步长是由时钟频率决定的，固定为10ns,但周期波的周期、占空比可调，非周期方波宽度和间隔可调。都是可以以10ns的整数倍任意调制的。图３示意几种编辑生成的波形。
３ 技术难点
本系统的时钟频率是100mhz，锁存器的锁存信号是100mhz
100mhz可编程数字信号发生器
摘 要： 介绍一种基于isa总线的可编程数字信号发生器，其特点是：工作时钟100mhz，用可编程逻辑器件epld作为核心元件，信号输出多达16路，用labwindjows/cvi软件设计的pc机虚拟仪器面板，界面友好，操作方便。并给出了硬件原理框图。
关键词： isa总线 可编程 数字信号发生器 虚拟仪器
在通讯、电子、自动控制中，经常需要非周期的、能精确定时的数字信号，用以产生测试信号或模拟控制的时序。国内现有的可程控信号发生器输出信号频率较低（几khz～几mhz）、输出路数较少（一般为两、三路）且结构复杂、操作不方便，难以满足现代电子技术发展的需要。
为此，我们开发了一种各路输出的波形可独立地任意编辑、最小输出方波步长为10ns、信号输出多达16路、每路信号基长为256k单元的可编程数字信号发生器。该仪器的核心元件为altera-p.htm" target="_blank" title="altera货源和pdf资料">altera公司的epld，以isa总线插卡插入计算机，工作时钟频率为100mhz。用labwindjows/cv软件设计了虚拟仪器面板，界面友好，操作方便。该仪器已在中国科学技术大学、北京化学研究所等多家实验室广为应用，效果很好。
１ 系统原理
在pc机上将编辑好的16路波形数据通过isa总线写入高速静态ram。电路首先要对isa总线的i/o口地址以及读写控制等进行译码，再驱动一个18位的地址发生器（计数器）寻址256k×16bit ram。pc机将写入的数据读回比较，若正确则允许触发输出信号（可以软件触发、外加脉冲触发、手动按钮触发）。 输出的信号首先要经过74f574锁存，再经过74f245驱动输出，输出为ttl电平，每路最大驱动电流为64ma。256k ram内容可单次触发输出完停止，也可循环多次输出，并且带有触发指示灯led。
译码、地址发生器、片选及各种控制逻辑都在一片altera-p.htm" target="_blank" title="altera货源和pdf资料">altera的epm7128slc84-7片内实现。这比用分立元件可靠性大为提高，尤其在100mhz 时钟频率下，信号质量明显改善。epm7128slc84-7片内可编程逻辑门有2500个，宏单元有128个，可用i/o片脚为68个。支持在线编程isp(in-system programmability),不用将芯片拔下重新烧录，通过pc机标准串行口即可将编译好的逻辑数据文件烧录进片内，方便逻辑调试。开发工具软件为altera`s max+plus ii，该软件是基于windows，具有逻辑编辑、编译、功能仿真、时序仿真、时序分析等功能。
本系统采用了16片issi公司的高速静态ram ：is61c256ah-8(32k×8bit)地址建立时间(address access)为8ns，数据保持时间(data hold time) 为2ns, 片选建立时间(ce access time)为8ns。
pc机i/o口地址可以在电路板上灵活设置以避免与别的i/o设备地址冲突，设置范围为0320h～033fh。
系统硬件原理示意框图见图１。
２ 主要特点
2.1 精确定时
该信号发生器由于采用了全数字结构，因而可以实现精确定时输出时序。工作时钟频率为100mhz，决定了输出步长为10ns。由于每路基长为256k单元，则最大输出方波间隔为256×1024个步长，即262144×10ns=2.62144ms。也就是说，宽度为10ns的不同两路输出方波信号最小间隔为10ns最大间隔为2.62144ms见图2，两者虽然相差5个数量级，但最小间隔的定时绝对误差与最大间隔的定时绝对误差相同，仅取决于时钟晶振的晃动。本系统时钟采用高精度晶振，时钟晃动仅为十几ps 故定时绝对误差仅为十几ps。
2.2 波形任意
各路可以独立编辑生成各种周期波和非周期波。步长是由时钟频率决定的，固定为10ns,但周期波的周期、占空比可调，非周期方波宽度和间隔可调。都是可以以10ns的整数倍任意调制的。图３示意几种编辑生成的波形。
３ 技术难点
本系统的时钟频率是100mhz，锁存器的锁存信号是100mhz
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