YIG 调谐振荡器与集成 PLL/VCO IC 之间的性能差异正在缩小。例如，最新推出的集成 PLL/VCO IC (比如 ADI 的 ADF4355)与其前款产品相比，相位噪声得到极大改善。该类产品还通过设计技术解决了宽频段调谐范围问题，比如将输出频率范围分成多个相邻的子频段，其中每个子频段都具有专用的频段切换 VCO (类似具有适中 KVCO 的单个 VCO)(如图 1 所示)，可增大调谐范围。另外，辅助倍频器和分频器分别通过对上限频率进行倍频和对下限频率进行分频扩大了 VCO 的频率调谐范围。例如，ADF4355 基本调谐范围(3.4 GHz 至 7.2 GHz)的下限扩展为 54 MHz 分频。每当进行½分频时，相位噪声可改善 3 dB 。

ADF4355 PLL/VCO 中的多频段 VCO 由一系列振荡器组成，每个振荡器调谐整个频段的一部分并在整个频段范围内保持统一的 KVCO 和 VTUNE。调谐电压的曲线图形似锯齿，因为每个振荡器都通过电压可变电容和一次切换到的一个并联的固定电容器最大限度扩大每个 VCO 的总体调谐范围。

与使用单个 PLL/VCO 相比，锁定相位并组合八个 ADF4355 PLL/VCO 的输出可使总体相位噪声改善约 9 dB 此处的频谱显示单个 ADF4355 的输出相位噪声以及八个同步 ADF4355 (并联工作)叠加输出的相位噪声。

叠加 PLL/VCO 输出的关键是调整所有振荡器的输出相位。本文所述示例使用四个并联的 PLL/VCO。可以想到的是，在同一印刷电路板上放置频率相同的四个锁相环和压控振荡器会带来各种难题。其中的主要难题是隔离。PLL 之间的隔离效果差可能导致注入锁定(如图 5 所示)现象，在这种情况下，振荡器会优先锁定至强信号或谐波，而非锁相环自身调谐电压所选的频率。两个锁定机制形成互调失真时，只要发现噪声性能和杂散信号有略微降低，即可观察到注入锁定。如果失真更严重，该信号将更像调制载波而非连续正弦波。

对于相位再同步的最佳描述是，这一功能可在频率更新后将小数分频器(带噪声成形功能的Σ-Δ调制器)置于已知状态。由于相位为相对测量值，再同步功能的定义为相位为 P1 的频率 F1 变为频率 F2 时以及从该频率变回频率 F1 时，该功能应当使相位再次变为首次测量时所得的 P1。使用该功能可调节相位以最大限度减少四个 PLL 之间的相位差，从而获得四个 PLL 的最大总功率，实现最大限度的相位噪声改善。除这些步骤外，同样重要的是同时重置每个 PLL 的计数器，使用芯片使能(CE)引脚进行硬件掉电和上电即可轻松实现。

工艺和器件间差异意味着，我们无法假定每个 PLL 之间的相位差，遵照重置和再同步步骤时，将足够接近零以最大限度增大信噪比；因此需要外部校准电路。

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