HA2-5110/883如前所述,对于图6.2,1所示的米利型电路,若输入信号A存在较大噪声,则可能错误地触发进位操作,如图6.2.3中②所示。如果删除图6.2.1中且和与门G2输人之间的连线,将电路转化为穆尔型,则能使输出信号y仅取决于电路的状态,其变化始终与时钟同步,而输入信号A影响电路状态的时间仅限于CP脉冲上升沿前后的瞬间,从而提高了电路的抗干扰性能。

同步时序电路的分析过程可分为哪几个步骤?

在分析同步时序电路时,输出方程组、激励方程组和状态方程组是怎样导出的?

怎样通过输出方程组和状态方程组得到状态表?进而如何导出状态图和时序图?

米利型和穆尔型时序电路在输出特性上有何不同?

电路设计同，电路进行描述及使用可编程逻辑器件设计时序电路的基础。了解这些设计方法,亦有助于理解成品时序集成电路的电路结构和工作原理。

设计同步时序逻辑电路的一般步骤

设计同步时序逻辑电路的一般过程如图6.3.1所示。

下面对设计过程中的主要步骤加以说明。

由给定的逻辑功能建立原始状态图和原始状态表通常,所要设计的时序电路的逻辑功能是通过文字、图形或波形图来描述的,首先必须把它们变换成规范的状态图或状态表。这种直接从图文描述得到的初始状态图或状态表称为原始状态图或原始状态表。这个过程是对实际问题进行分析的过程,具体做法是:

明确电路的输入条件和相应的输出要求,分别确定输入变量和输出变量的数目和符号。同步时序电路的时钟脉冲CP(或CP)一般是不作为输人变量考虑的。

找出所有可能的状态和状态转换之间的关系。不同的状态可先以字符来区别。可以假定一个初始状态,以该状态作为现态,根据输人条件确定输出及次态。以此类推,直到把每一个状态的输出和向下一个可能转换的状态全部找出后,则建立起原始状态图。

根据原始状态图建立原始状态表。

由于以后所有的设计步骤都将在原始状态图或原始状态表的基础上进行,只有在它们全面、正确反映给定设计要求的条件下,才有可能获得成功的设计果。

状态化简，原始状态图或原始状态表很可能隐含多余的状态,去除多余状态的过程称为状态化简,其目的是减少电路中触发器及门电路的数量,但不能改变原始状态图或原始状态表所表达的逻辑功能。状态化简建立在等价状态的基础上:如果两个状态为现态相同输入所生的输出及立的态均全相同,则这两个状态称为等价状,凡是两个等价状态都可以合并成一个状态而不改变输人一输出关系。在6.2.3节将通过实例进行具体说明。