该产品按照⒙0标准规定的测试配置进行接触放电测试时,发现测试电压只要高于±2kⅤ,就会出现系统错误现象。

   该产品在构架设计上存在一个比较明显的EMC缺陷。这个缺陷在哪里,通过对该产品进行EsD干扰路径分析就可以看出。图2.89就是静电放电点在金属外壳上的ESD共模干扰路径分析图,其中有两条ESD共模干扰电流路径,第一条用粗箭头表示(电流JcMl所在的路径);第二条用细箭头线表示(电流rc衄所在的路径)。F25L008A-100PAG

    静电放电点在金属外壳上时,ESD共模十扰路径分析图

    第二条路径(电流Jc衄所在路径)是经过PCB1、PCB1与PCB2之间的互连排线、PCB及电缆的ESD共模干扰电流。这是一条“非期望”的EsD电流干扰路径。这条路径中的EsD干扰电流越大,就意味着产品受到的干扰就越大。为了帮助理解,可以做如下解释。

    简化等效电路图(分析共模电流千扰路径时,可暂时忽略ESD共

模干扰电流路径上引线产生的寄生电感、电阻等参数)cCPl是产品金属外壳与PCB1地平面之间的寄生电容(产品金属外壳与PCB1中的元器件、印制线、地平面、电源平面都会产生寄生电容,其中产品金属壳与地平面、电源平面的寄生电容最大),如10pF,CP3是产品电缆线束与参考接地板之间的寄生电容,测试中电缆线束放置在参考接地平面上,并且离参考接地平面笏mm,此电容可以估算为ω pF/m(⒙01“Os标准规定电缆放置要求),本案例中电缆线束为2m,cP3可以估算为120pF。CP4为产品金属外壳与参考接地板之间的寄生电容,测试中该产品放置在参考接地平面上,之间用相对介电常数小于1.4的绝缘物隔离,绝缘物的高度为乃mm,此电容约为30pF(注:平面间耦合电容估算参考本章案例13)。