应力记忆技术(Stress Memohzation Technique,SMT),是90nm技术节点以下兴起的一种着眼于提升NMOS器件速度的应力工程[21J。sMT的特点在于,该技术凭借拉应力作用,可以显著加快NMOS器件的电子迁移率,KDZTR3.6B从而提高NMOs器件的驱动电流;然而,SMT在集成电路制造技术中如同一个“隐形人”,在整个工艺流程完成之后,该项技术不会对器件产生任何结构性的变化。

   在业界早期的探索中,SMT出现了许多流派:

   (1)源、漏极离子注人完成之后,采用低应力水平的膜层(如二氧化硅)作为保护层,对多晶硅栅极进行高温退火E221;

   (2)源、漏极离子注人完成之后,采用高应力水平的膜层(如高应力氮化硅)作为保护层,再对多晶硅栅极进行高温退火「23];

   (3)沉积高应力水平的膜层之后,直接做高温退火,而不采用预先的离子注人非晶化过程[24]。

   在这三大流派下面,还有很多具体的分支,诸如离子注入的条件差异、应力膜系的选择、退火条件的不同等。随着研究的逐步深人以及工业应用的反馈,第二种流派被越来越多的业者青睐,已经成为SMT的主流技术。而事实上,在这一分支下,仍有许多探索和实

验在进行。有研究表明传统的SMT技术会降低PMOS器件的驱动电流[25],,NMOS速度可以提高10%以上,而PMOS却有15%的衰减。那么如何解决SMT的这种负面效应呢?研究者再次给出了不同的答案:比较传统的思路是,在完成高应力膜层(通常是氮化硅)沉积之后,额外增加一层光刻和刻蚀,去除PMOs区域的薄膜,再进行高温退火。但这种方法会消耗更多的制造成本,而且引入多一层光刻和刻蚀,也会给工艺控制带来更多的变异,因此有学者提出通过改善应力膜层自身特性的方法,达到既可以提高NMOS的器件速度,又不损伤PMOS性能E26]。

   依照前面对于SMT的大致分类,本节将针对主流SMT的工艺流程展开介绍。前面曾提及传统的SMT技术会降低PMOS器件的驱动电流,针对这个问题的改善,业界叉提出了两种解决途径,下面将逐一进行阐述。由于传统SMT对于NMOS器件性能有显著提升,而对PMOS性能却有一定程度的损害。通常的思路是选择性去除PMC)S区域的高应力氮化硅「21],具体工艺流程如图5.11所示L明。SMT实际上是在侧墙(spacer)和自对准硅化物(salicidc)之间安插进去的一段独立的工艺,在做完侧墙之后,通常会对源、漏极进行非晶化的离子注人,生长完一层很薄的二氧化硅缓冲层之后,会在整个晶片上沉积一层高应力氮化硅。然后通过一次光刻和干法刻蚀的工艺,去除掉PMOS区域的氮化硅,通过酸槽洗掉露出来的二氧化硅,接下来就是非常关键的高温退火过程了。因为温度预算的限制,通常会采用快速高温退火技术,甚至是毫秒级退火。通常来讲,会在第一次尖峰退火(spikc anneaD之后,用磷酸将剩余氮化硅全部去除,再做一次毫秒级退火。但也有人倾向于在两次退火都做完之后,再去除氮化硅。