面向存在低耗电要求的数字家电SoC（系统芯片），东芝日前试产了栅长10nm的晶体管。在美国檀香山开幕的半导体制造技术国际会议“2004 Symposium on VLSI Technology”上进行了技术发表。“目前已经证实晶体管能够正常开关，泄漏电流处在大体允许的范围内”（东芝）。设计工艺为22nm，预计2016年前后开始量产。  

其最大特点是采用了与现有技术相同的Bulk MOS结构晶体管，而不是SOI和Fin型等特殊结构。“产业界过去普遍认为22nm工艺SoC必须采用特殊结构的晶体管。我们认为如果将其用途限制在数字家电领域，Bulk MOS就足够用了。我们就是想证明这种可能性。尽管还存在着导通电流小等课题，不过我们希望在未来10多年里解决这些课题”（东芝）。该晶体管相当于半导体技术开发蓝图“ITRS（International Technology Roadmap for Semiconductors，半导体国际技术开发蓝图）”中的LOP（Low Operating Power，低功耗）晶体管。  

此次发表的晶体管技术特点在于与ITRS制定的22nm工艺LOP晶体管相比，将工作电压增大到了+0.9V，设计了更厚（1nm）的栅绝缘膜厚（EOT）。在ITRS规格中，工作电压为+0.5V，EOT为0.7nm。“过分降低工作电压，阈值电压的不稳定性就会导致混载SRAM无法正常工作。为了防止这种情况，就提高了工作电压。不过，提高工作电压，会导致栅极泄漏电流增大。此次之所以加大栅绝缘膜厚度，就是为了控制栅极泄漏电流”（东芝）。东芝此次试产的晶体管，栅电极材料采用了多晶硅。  

通过加大栅绝缘膜厚，以及变更栅绝缘膜（SiON）制作方法，该公司成功地进一步降低了泄漏电流。过去的SiON是在氧化膜的基础上经过氮化处理制成的。此次通过对氮化膜进行氧化处理，成功地提高了绝缘膜的介电常数，缩小了实际的栅绝缘膜厚度。结果，与使用SiON的老式绝缘膜相比，将泄漏电流降低了10倍到15倍。  

除此之外，为了控制短沟道效应，东芝还开发了可形成更浅的浅接合部分的技术。应用了选择外延生长技术。  

经过上述努力，此次试产的nMOS晶体管达到了导通电流为730μA/μm，截止电流为2.2μA/μm的性能。与ITRS中LOP晶体管规定的导通电流值（920μA/μm）和截止电流值（0.03μA/μm）相比，目前尚有差距。但是，该公司此次公布的模拟结果显示，通过在栅电极中采用金属材料（镍硅化物）取代多晶硅材料，能够将导通电流提高至790μA/μm，截止电流缩小到0.01μA/μm。

（转自 北极星电技术网）