(1)设计原理

   利用VHDL设计状态机,不需要按照传统的设计方法进行烦琐的状态分配、绘制状态表、 P6SMB12A化简次态方程等,而可以简便地根据状态转移图或MDs图直接对状态机进行描述,所有的状态都可以表达为CAsE・¨WHEN・¨结构中的一条CAsE语旬,而状态的转移则通过IF THEN ELsE语句实现。状态机的工作分为两个步骤:第一步计算下一状态;第二步将新状态写入寄存器。

   (2)Moore(摩尔)型状态机设计

   【例5.22】 设计一个摩尔型状态机,其框图如图5.3.75(⒆所示,设计的功能要求如下:输入量x in,是簧片式按钮开关信号,按动弹性簧片所产生的信号有抖动毛刺,按钮开关被压下时xi?为低电平0,松开时x in为高电平1。

   输入量clk是系统同步时钟。

   输出量y[3。。0]是受输入x in及时钟clk控制的4位顺序输出脉冲,它仅是现态的函数。y[3..0]可用于控制处理器(本例没有画出处理器)。

输出量lcc廴en是受输入量x_in控制的被时钟同步的无毛刺开关信号,当按钮被压下使x in=o时,第一个clk的上升沿时刻输出kc廴en=1,松开按钮则廴in=1,但仍有ke廴en=1;波形如图5.3.75(Θ所示,故称kc廴en为“时钟同步的无毛刺开关信号”。ke廴cn可以用于控制其他定时/计数器的使能端ell,因此,命名为key Cn(本例没有画出受kcy ell控制的“其他定时/计数器”)。