LTC2201
应用信息
PGA引脚
ADC的两个增益设置的PGA引脚选择
前端。 PGA = 0选择2.5V的输入电压范围
P-P
; PGA =
1选择1.667V的输入范围
P-P
。 2.5V的输入范围
具有最佳的信噪比;然而，失真将是更高
输入频率超过100MHz的。对于具有高应用
输入频率，低输入范围将具有改进的
失真;然而，信噪比将2.4分贝差。见
典型性能特性部分。
驱动时钟输入
CLK输入可以直接驱动一个CMOS或TTL
电平信号。正弦时钟，也可以用一个用于沿
低抖动之前CLK引脚平方电路（图8） 。
4.7μF
CLEAN 3.3V
供应
铁素体
珠子
0.1μF
正弦
时钟
输入
0.1μF
1k
CLK
56Ω
1k
NC7SVU04
LTC2201
在应用中，抖动是至关重要的， digi-时如
tizing高输入频率下，采用大振幅
成为可能。这也有利于推动CLK引脚与
低抖动的高频源，它已被划分
下到适当的采样速率。如果ADC的时钟
与一个正弦信号，滤波器在CLK信号，以减少
宽带由所产生的噪声和失真
源。
最大和最小转换率
最大转换速率LTC2201为20Msps的。
为了使ADC正常工作的CLK信号应
有50％ （ ±10％）的占空比。每半个周期必须具有
至少为20ns的LTC2201内部电路有
足够的稳定时间正常工作。
一个片上时钟占空比稳定器可被激活的话
输入时钟不具有50 ％的占空比。该电路
使用CLK引脚的下降沿来采样模拟输入。
CLK的上升沿被忽略和内部崛起
边缘是由锁相环生成的。输入时钟
占空比可变化，从30％至70％，时钟工作状态
周期的稳定会保持恒定的50 ％的内部责任
周期。如果时钟被关断的时间周期长，
占空比稳定器电路将要求百
时钟周期为PLL锁定到输入时钟。对
使用时钟占空比稳定器时， MODE引脚必须
连接到1 / 3V系统
DD
或2 / 3V
DD
使用外部电阻。
的LTC2201采样率的下限被确定
由采样保持电路下垂。流水线
该ADC的架构依赖于存储在模拟信号
小值电容。结漏电流会放电
电容器。在特定网络版最小工作频率
对于LTC2201是1Msps的。
2201 F08
图8.正弦单端CLK驱动器
该LTC2201的噪声性能可以依靠
时钟信号的质量，也取决于模拟输入。任何
噪声存在于时钟信号将导致额外的
孔径抖动将RMS总结与内在
ADC的孔径抖动。
2201f
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