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KAD5612P
表8.粗增益调整
0x22[3:0]
Bit3
Bit2
Bit1
Bit0
标称粗增益调整
(%)
+2.8
+1.4
-2.8
-1.4
地址0X71 ： PHASE_SLIP
当使用时钟分频器，这是不可能的，以确定
的传入和分频的时钟相位同步。
当多个ADC中使用，这是特别重要
一时间交织系统。相防滑功能允许
的分频时钟的上升沿到由一个输入被推进
当CLK / 4模式中，如图40的时钟周期。
一个phase_slip命令的执行是由第一完成
写入“0”至位0在地址部71h ，随后通过写入“1”到
0位地址71H （ 32个SCLK周期） 。
CLK = CLKP - CLKN
CLK
表9中，细增益调节
0x23[7:0]
参数
步骤
- 全量表（ ×00）
中等规模（ 0x80的）
+满量程（为0xFF ）
标称步长
中等增益
256
-2%
0.00%
+2%
0.016%
0x24[7:0]
精细增益
256
-0.20%
0.00%
+0.2%
0.0016%
CLK
÷ 4
1.00ns
4.00ns
CLK
÷ 4
滑一次
地址0X25 ：模式
两种截然不同的降低功耗模式下可以选择。通过
缺省情况下，所述三电平NAPSLP引脚可以选择正常
操作时，午睡或睡眠模式（请参阅“打盹/休眠”上
第17页） 。此功能可以覆盖和控制
通过SPI 。这是一个索引函数时控制
从SPI ，而是一个全局函数时从销驱动。
该寄存器没有被软复位改变。
表10.掉电控制
0x25[2:0]
价值
000
001
010
100
掉电模式
引脚控制
正常工作
打盹模式
睡眠模式
价值
000
001
010
100
CLK
÷ 4
SLIP TWICE
图40.相滑移： CLK
÷
4模式中，f
时钟
= 1000MHz的
地址0X72 ： CLOCK_DIVIDE
该KAD5612P有一个可选的时钟分频器，可以
设置四个，两个或一个（无分频）来划分。默认情况下，
三电平CLKDIV引脚选择除数（请参阅“时钟输入”
第16页） 。此功能可以覆盖，
通过SPI控制，如表12所示。这
寄存器不被软复位改变。
表12.时钟分频器选择
0x72[2:0]
时钟分频器
引脚控制
除以1
除以2
除以4
全球设备配置/控制
地址0X70 ： SKEW_DIFF
在skew_diff寄存器中的值来调整定时偏移
两个ADC芯之间。标称范围
这种调整的分辨率在表11中给出了
上电后该寄存器的默认值为00h 。
表11.差分偏移调整
0x70[7:0]
参数
步骤
- 全量表（ ×00）
中等规模（ 0x80的）
+满量程（为0xFF ）
标称步长
差分偏移
256
-6.5ps
0.0ps
+6.5ps
51fs
地址长转移0x73 ： OUTPUT_MODE_A
该output_mode_A寄存器控制物理输出
的数据，以及该逻辑编码的格式。该
KAD5612P可以在两个物理格式呈现输出数据：
LVDS或LVCMOS 。此外，在LVDS驱动力
模式可以被设置为高（ 3毫安）或低（ 2毫安） 。默认情况下，
三电平OUTMODE引脚选择的模式和驱动电平
（参见“数字输出”第17页） 。这个功能可以
被覆盖并控制通过SPI ，如图
表13 。
数据可以被编码在三种可能的格式： 2的
补充，格雷码或偏移二进制。默认情况下，
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FN6803.2
2009年9月9日
