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KAD5514P
表1 CLKDIV PIN设置
CLKDIV PIN
AVSS
FL燕麦
AVDD
分频比
2
1
4
操作。每个A / D转换器的满量程范围成正比
到参考电压。该参考电压是内部
旁路，是不可访问的用户。
数字输出
输出的数据可以作为在一个并行总线
兼容LVDS或CMOS模式。此外，数据
可以在任一双倍数据速率（DDR）或单呈现
数据速率（ SDR）的格式。偶数编号的数据输出
引脚活跃在72引脚封装选项DDR模式。
当CLKOUT低MSB和所有奇数的逻辑位
输出，而在高相位的LSB的和所有的逻辑连
位位于（这是两个72引脚和48引脚真
封装选项） 。图1和图2页页7show的
定时为LVDS / CMOS和DDR / SDR模式的关系。
48 Ld的QFN封装选项包含七个LVDS数据
输出引脚对，因此只能支持DDR模式。
此外，在驱动电流为LVDS模式下可以设定为一个
标称3毫安或节电2毫安。在较低的电流
设置可用于在设计中，接收器是在接近
物理上接近到ADC。此设置的适用性
取决于PCB布局，因此，用户必须
实验，以确定是否性能下降是
观察到。
输出模式和LVDS驱动电流是通过选择
该OUTMODE销表2所示。
表2. OUTMODE PIN设置
OUTMODE销
模式
LVCMOS
LVDS ， 3毫安
LVDS ， 2毫安
时钟分频，也可以通过SPI控制
端口，覆盖CLKDIV引脚设置。这个细节
第22页，载于“串行外设接口” 。
延迟锁定环（ DLL），生成内部时钟信号
用于电荷管道内不同阶段。如果频率
的输入时钟的变化，该DLL可能需要长达52μs至
在250MSPS恢复锁定。锁定时间反比
成比例的采样率。
该DLL具有操作，慢速和快速的两个范围。该
慢范围可用于40MSPS之间的采样率
和100MSPS ，而默认的快速范围可以从使用
80MSPS到指定的最大采样速率。
抖动
在数据采样系统，时钟抖动直接影响
实现的SNR性能。该理论关系
时钟抖动之间（T
J
）和SNR示于公式1和
示于图32 。
1
-
SNR
=
20日志
10
-------------------
2πF吨
以J
100
95
90
85
SNR（ dB）的
80
75
70
65
60
55
50
1M
10M
100M
输入频率（Hz）
1G
TJ = 100ps的
TJ = 10马力
10位
TJ = 1PS
12位
TJ = 0.1ps
14位
（当量1）
AVSS
FL燕麦
AVDD
的输出模式也可以通过SPI控制
端口，覆盖OUTMODE引脚设置。在详细
这都包含在了“串行外设接口”
第22页。
外部电阻造成的偏差为LVDS驱动器。一
为10kΩ ，1％电阻器必须从RLVDS引脚连接
OVSS 。
图32. SNR VS时钟抖动
这个关系式表明，将是否达到的信噪比
时钟抖动是唯一的非理想因素。在现实中，
可实现的信噪比是由内部因素，例如不限
线性度，孔径抖动和热噪声。内部孔径
抖动是在所示的采样时刻的不确定性
图1.内部孔径抖动结合与输入
时钟抖动在根求和平方时尚的，因为它们不
统计相关，这就决定了总抖动
该系统。总抖动，结合其他噪声
源，则确定可实现的信噪比。
超量程指示灯
的超范围（OR）位被断言时，输出代码
到达正满量程（如0xFFF的偏移二进制模式） 。
在超量程输出代码不环绕
条件。在或位处采样率被更新。
功耗
由KAD5514P的功耗主要是
依赖于采样速率和输出模式： LVDS
VS CMOS和DDR VS SDR 。有一个静态偏压的
模拟电源，而剩余的功耗是
线性相关的采样率。的输出供给
耗散的变化，以LVDS方式在较小的程度，但
更密切相关的在CMOS模式的时钟频率。
FN6804.2
2009年9月10日
参考电压
温度补偿的电压基准提供
在逐次逼近参考使用费
20
