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初步
集成
电路
系统公司
ICS8530I-01
L
OW
S
KEW
, 1-
TO
-16
D
。微分
-
TO
-3.3V LVPECL F
ANOUT
B
UFFER
A
PPLICATION
I
载文信息
W
IRING的
D
。微分
I
NPUT TO
A
CCEPT
S
炉火
E
NDED
L
EVELS
图1
显示了差分输入可连接到接受单端电平。参考电压V_REF V
CC
/ 2是
由偏置电阻器R1， R2和C1产生的。此偏置电路应位于尽可能接近到输入引脚。的比率
R1和R2可能需要进行调整，以在输入电压摆动的中心定位V_REF 。例如，如果输入的时钟
秋千是只有2.5V和V
CC
= 3.3V ， V_REF应该是1.25V和R2 / R1 = 0.609 。
VCC
R1
1K
单端时钟输入
CLK
V_REF
NCLK
C1
0.1u
R2
1K
F
IGURE
1. S
炉火
E
NDED
S
IGNAL
D
分料
D
。微分
I
NPUT
T
发芽FOR
LVPECL
UTPUTS
下面示出的时钟布局拓扑结构是一个典型的端接
重刑LVPECL输出。提到的两个不同的布局
建议仅作为指导方针。
FOUT和nFOUT低阻抗跟随输出，
产生ECL / LVPECL兼容的输出。因此，端端接
荷兰国际集团电阻器（直流电流路径接地）或电流源
必须用于功能性。这些输出被设计成
驱动50Ω传输线。匹配阻抗技术
应使用以最大化操作次数最小化
信号失真。
图2A和2B
显示两个不同的布局
这些建议仅作为指导。其它合适的时钟
布局可能存在，它会建议董事会
设计师模拟，以保证兼容所有印刷
电路和时钟组件的工艺变化。
3.3V
Z
o
= 50
125
125
FOUT
鳍
Z
o
= 50
Z
o
= 50
50
1
Z
((V
OH
+ V
OL
) / (V
CC
– 2)) – 2
o
50
V
CC
- 2V
RTT
FOUT
鳍
Z
o
= 50
84
84
RTT =
F
IGURE
2A 。 LVPECL
安输出
T
发芽
8530DYI-01
F
IGURE
2B 。 LVPECL
安输出
T
发芽
REV 。一2005年2月25日
www.icst.com/products/hiperclocks.html
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