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初步
集成
电路
系统公司
ICS8430-111
700MH
Z
, L
OW
J
伊特尔
D
。微分
-
TO
-3.3V LVPECL F
Characteristic低频
S
YNTHESIZER
TYPE
输入
输入
输入
输入
动力
产量
动力
产量
动力
产量
描述
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 2, 3,
28, 29, 30
31, 32
4
5, 6
7
8, 16
9
10
11, 12
13
14 , 15
名字
M5, M6, M7,
M0, M1, M2,
M3, M4
M8
N0, N1
N2
V
EE
TEST
V
CC
FOUT1,
nFOUT1
V
CCO
FOUT0,
nFOUT0
下拉M分频器输入。数据锁存低到高的转变
的nP_LOAD输入。 LVCMOS / LVTTL接口电平。
上拉
下拉确定输出分频值如表3C定义
功能表。 LVCMOS / LVTTL接口电平。
上拉
负电源引脚。
测试输出是活跃在运行的串行模式。
输出低电平驱动并联模式。 LVCMOS / LVTTL接口电平。
核心供电引脚。
差分输出的合成器。 3.3V LVPECL接口电平。
输出电源引脚。
差分输出的合成器。 3.3V LVPECL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分隔
复位造成真正的输出FOUTx走低， INVER特德
17
MR
输入
下拉输出nFOUTx变高。当逻辑低电平时，内部分隔
并输出被使能。 MR的阿瑟化不影响加载
M，N和T的值。 LVCMOS / LVTTL接口电平。
时钟在串行数据存在于S-DATA输入到移位寄存器中
18
S_CLOCK
输入
下拉
上S_CLOCK的上升沿。 LVCMOS / LVTTL接口电平。
移位寄存器的串行输入。采样的上升沿数据
19
S-DATA
输入
下拉
S_CLOCK 。 LVCMOS / LVTTL接口电平。
数据控件从移位寄存器转换成分隔。
20
S_LOAD
输入
下拉
LVCMOS / LVTTL接口电平。
动力
模拟电源引脚。
21
V
CCA
差分时钟或测试输入， PLL参考的选择
源。选择HIGH，当CLK ， NCLK输入。选择TEST_CLK
22
输入
上拉
CLK_SEL
当低。 LVCMOS / LVTTL接口电平。
下拉测试时钟输入。 LVCMOS / LVTTL接口电平。
23
TEST_CLK
输入
24
CLK
输入
下拉非INVER婷差分时钟输入。
NCLK
输入
上拉
INVER婷差分时钟输入。
25
并行加载输入。确定当数据出现在M8 ： M0是
26
nP_LOAD
输入
下拉加载到M个分频器，并且当数据存在于N 2 ： N 0套
N个输出分频值。 LVCMOS / LVTTL接口电平。
确定合成器是否处于PLL或旁路模式。
27
VCO_SEL
输入
上拉
LVCMOS / LVTTL接口电平。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最低
典型
51
51
最大
4
单位
pF
kΩ
kΩ
8430DY-111
www.icst.com/products/hiperclocks.html
3
REV 。 F 2005年6月1日
