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ADF4351
重要的是，在PFD频率保持恒定（在本
例如， 13兆赫） 。这允许用户设计一个环路滤波器
对于两种设置，而不会遇到的稳定性问题。注意
的RF频率到PFD频率的比值主要
影响了环路滤波器的设计，而不是实际的信道间隔。
数据表
SPURIOUS优化和快速锁定
窄的环路带宽可以过滤不需要的杂散信号，
但这些带宽通常有很长的锁定时间。更宽
环路带宽达到更快的锁定时间，但可能会导致
在环路带宽内增加杂散信号。
快速锁定功能可以达到同样的快速锁定时间的
更宽的带宽，但是与一个窄的最终循环的优点
带宽保持低刺激。
周跳减少更快的锁定时间
如在低噪声和低杂散模式部分，所描述的
ADF4351
包含了许多功能，使优化
针对噪声性能。然而，在快速锁定的应用程序，
环路带宽一般需要是宽的，因此
过滤器不提供马刺多大的衰减。如果
周跳减少功能被启用，该窄的环路频带 -
宽度保持鞭策衰减，但速度更快的锁定时间
仍然是可能的。
快速锁定定时器和寄存器序列
如果快速锁定模式的情况下，一个定时器的值必须被加载到
锁相环确定宽带宽模式的持续时间。
当位[ DB16 ： DB15 ]在寄存器3设置为01 （快速锁定
启用），则定时器值是由12位的时钟分频器装
值（位：注册3 [ DB14 DB3 ] ） 。下面的序列
必须进行编程，以使用快速锁定：
1.
启动初始化序列（见寄存器初始化
序部分）。发生后只有一次这个顺序
通电的部分。
加载寄存器3通过设置位[ DB16 ： DB15 ]为01和
设置所选择的快速锁定定时器值（位[ DB14 ： DB3 ]）。
使PLL保持在宽带宽模式的持续时间
等于快速锁定定时器/女
PFD
.
周跳
周跳发生在整数N分频/小数N分频合成器时，
相比PFD频率的环路带宽变窄。
在PFD输入端的相位误差累积太快
PLL来纠正，并且电荷泵暂时泵在
错误的方向。这会减慢锁定时间急剧下降。
该
ADF4351
含有周跳减少功能
延伸在PFD的线性范围内，从而允许更快的锁定时间
未经修改环路滤波器电路。
当电路检测到循环滑移即将发生，它
打开一个额外的电荷泵电流电池。该小区输出
到环路滤波器的恒定电流或去除的恒定电流
来自环路滤波器（取决于是否VCO调谐
电压需要增加或减少，以获得新的
频率）。其效果是，在PFD的线性范围是
增加。环路的稳定性被保持，因为该电流是
恒定，不作为脉冲电流。
如果相位误差再次增大到一个点，另一个周期
滑是有可能的，
ADF4351
打开另外一个电荷泵单元。
这种情况持续下去，直到
ADF4351
检测到该VCO的频
昆西已经超过了所希望的频率。额外费用
泵单元被关闭一个接一个，直到所有的额外收费
泵单元被禁止，并且频率稳定到原来的
环路滤波器的带宽。
多达七个额外的电荷泵细胞可被导通。在大多数
应用程序，七个小区都足以消除周跳
总之，提供更快的锁定时间。
注册3设置位DB18为1使周跳减少。
注意，在PFD需要45 ％至55 ％的占空比为CSR到
正确操作。如果REF
IN
频率不具有合适的
的占空比，从而使RDIV2模式（位DB24在寄存器2 ）
确保输入到PFD具有50％的占空比。
2.
快速锁定示例
如果PLL具有13兆赫的基准频率f
PFD
13兆赫，
和60微秒的需要的锁定时间，PLL被设定为宽的带宽
模式为20微秒。这个例子假设65通道模数
200 kHz的间隔。 20微秒的VCO校准时间也必须
考虑到（通过编程的高频段实现
使用寄存器3位DB23选择时钟模式） 。
如果为PLL中设置的时间锁定时间在宽带宽模式是
20微秒，然后
快速锁定定时器值
= （ VCO
频段选择时间
+
PLL锁定时间在宽带）
×
f
PFD
/ MOD
快速锁定定时器值
= （ 20微秒+ 20微秒） × 13兆赫/ 65 = 8
因此， 8个值必须被加载到时钟分频器
在寄存器3的值（见第2步，在快速锁定定时器和
寄存器序列的部分）。
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