73K302L
贝尔212A ， 103 ， 202
单芯片调制解调器
时序图
总线时序图
（并行版本）
TLL
ALE
TLC
RD
WR
TLA
TAL
AD0-AD7
CS
地址
读数据
地址
TRD
TRDF
TDW
写数据
TWD
TRW
TCL
TLC
TWW
读时序图
（串行模式）
T1
EXCLK
TRCLK
RD
TAR
A0-A2
茶
T2
地址
TRD
数据
D0
D1
tckdr
D2
D3
D4
D5
D6
D7
TRDF
写时序图
（串行模式）
T2
EXCLK
T1
WR
TCKW
TAW
A0-A2
地址
TCKDW
D1
D2
D3
D4
D5
D6
D7
TWA
TWW
TDCK
数据
D0
注： EXCLK要低后读取D0
RD
为有效。
22
