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初步
的PSoC
5 ： CY8C52系列数据表
7.2.2.8条件语句
每个数据路径有两个比较，并具有位掩码选项。
比较运算包括两个累加器和两个
的数据寄存器中的各种配置。其他条件
包括零检测，全一检测和溢出。这些
条件是主要的数据路径输出，选择其中
可输出到UDB路由矩阵。条件
计算可以使用内置的链接到相邻UDB
而不需要使用路由上更宽的数据宽度进行操作
资源。
7.2.2.9可变MSB
算术和移位功能的最显著位可以是
编程方式指定。这支持可变宽度CRC
和PRS功能，而且通过与ALU输出掩码相结合，
可实现任意宽度的定时器，计数器和移位模块。
7.2.2.10内置CRC / PRS
数据通路已经内置支持单周期循环
冗余校验（CRC）计算和伪随机
序列（ PRS ）的生成任意宽度和任意的
多项式。 CRC / PRS功能长度超过8位可
实施与PLD逻辑，结合或内置链路
可使用的功能扩展至相邻UDB 。
7.2.2.11输入/输出的FIFO
每个数据路径包含两个4字节深的FIFO ，它可以是
独立配置为输入缓冲区（系统总线写入
到FIFO ，数据路径内部读取FIFO） ，或一个输出
缓冲区（数据路径内部写入到FIFO ，系统总线读
从FIFO ） 。 FIFO能够生成状态是可选的
作为数据通路的输出，因此可以被驱动到路由，
与序列发生器，中断或DMA进行交互。
图7-9 。 FIFO配置示例
系统总线
系统总线
两组寄存器和状态发电机共享。携带
与来自ALU移出数据记录，并且可以是
选定为在随后的周期中输入。这提供支持
为在1 （ 8比特）的数据通路16位的功能。
7.2.2.14数据路径I / O
有六个输入和六个输出用于将数据路径连接到
该路由矩阵。从路由输入提供
配置数据通路的操作在每个周期中执行
和串行数据输入端。输入可以来自其他UDB路由
块，其他的外设，器件I / O引脚，依此类推。该
输出到路由可以从生成的被选择
的条件下，和串行数据输出。输出可以路由到
其他UDB模块，外设，中断和DMA
控制器，I / O管脚，等等。
7.2.3状态和控制模块
该电路的主要目的是协调的CPU
内部UDB操作的固件相互作用。
图7-10 。状态和控制寄存器
系统总线
8位状态寄存器
（只读）
8位控制寄存器
（写/读）
布线通道
F0
F0
F1
控制寄存器的位，其可通过在被写入
系统总线，用于将驱动器插入到路由矩阵中，从而
使固件能够控制UDB的状态
处理。状态寄存器是只读的，并且它允许内部
UDB状态可以直接从读出到系统总线
内部路由。这使得固件监控UDB的状态
处理。这些寄存器的每一位都具有可编程
连接到路由矩阵和路由连接
根据应用的要求进行。
7.2.3.15用法示例
作为控制输入的一个例子，在该控制寄存器中的位可以
被分配的功能使能位。有多种方法来
使能的功能。在一种方法中，控制位输出将是
发送到时钟控制块中的一个或多个UDB和服务
为时钟使能所选UDB模块。一个状态示例
是PLD和数据路径模块所生成的条件的情况下，
如所捕获并锁存一个“比较真实”状态
由状态寄存器，然后读取（清）由CPU
网络固件。
7.2.3.16时钟发生器
UDB的每个子块包含两个PLD中，
数据路径，以及状态和控制，具有时钟选择和
控制块。这促进了细粒度相对于
时钟分配资源UDB组件模块和
允许要使用的其它功能未使用UDB的资源
最大的系统效率。
D0/D1
A0/A1/ALU
A0/A1/ALU
A0/A1/ALU
D0
A0
D1
A1
F1
F0
F1
系统总线
TX / RX
系统总线
双重捕捉
双缓冲
7.2.2.12链接
数据路径可以被配置为条件和信号
如携带和转移与邻近数据通路数据
创造更高的精度运算，移位， CRC / PRS功能。
7.2.2.13时间复
在过采样，或者不需要高时钟应用
率，在数据路径中的单个ALU模块可以有效地
文件编号： 001-66236修订版**
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