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初步
的PSoC
5 ： CY8C52系列数据表
PSoC Creator中包含了所有需要完成的工具
设计，然后以保持和扩展设计年至
来了。所有步骤都设计流程的精心整合，
为便于使用，并最大限度地提高生产效率最优化。
7.2.1 PLD模块
PLD模块的主要目的是实现逻辑
表达式，状态机，音序器，查找表和
解码器。在最简单的使用模型，考虑PLD模块作为
一个独立的资源在其上通用的RTL
合成和映射。比较常见和有效利用
模型是从PLD的组合创建数字功能
和数据通路块，其中在PLD仅实现
随机逻辑和而数据通路的功能状态，部分
（ ALU ），实现了更加结构化的元素。
图7-7 。 PLD 12C4结构
PT0
PT1
PT2
PT3
PT4
PT5
PT6
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
IN0
IN1
IN2
IN3
IN4
IN5
IN6
IN7
IN8
IN9
IN10
IN11
SELIN
（携带）
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
TC
和
ARRAY
PT7
T
T
T
T
7.2通用数字模块
通用数字模块（ UDB ）代表的进化
步骤下一代PSoC嵌入式数字外设
功能。在第一代数字化的PSoC架构
块提供了粗糙的可编程性，其中几个固定的
可使用少量的选择的功能。新
UDB架构在配置之间的最佳平衡
粒度和高效的执行。这方面的一个基石
方法是提供对定制器件数字的能力
操作，以匹配应用要求。
为了实现这一点， UDB中包括未提交的组合
逻辑（ PLD ） ，结构化逻辑（数据路径） ，以及灵活的路由
计划将这些元素之间提供互联， I / O
连接和其他外围设备。 UDB功能范围
从已在一个实现简单的自我包含的功能
UDB中，或UDB中的偶数部分（未使用的资源
可用于其它功能） ，以更复杂的功能
需要多个UDB 。基本功能示例包括定时器，
计数器， CRC生成器，PWM ，死区发生器和
的通信功能，如UART接口，SPI和我
2
C.另外，
PLD模块及连接提供功能齐全的通用
可用的范围内目的的可编程逻辑
资源。
图7-6 。 UDB框图
PLD
链接
时钟
和RESET
控制
PLD
12C4
（ 8分）
PLD
12C4
（ 8分）
OUT0
OUT1
OUT2
OUT3
MC0
MC1
MC2
MC3
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
SELOUT
（完成）
OR
ARRAY
状态和
控制
数据通路
数据通路
链接
布线通道
的UDB中的主成分组成的：
PLD模块：每个UDB有两个小型的PLD 。这些块
需要输入从路由阵列，形成注册或
加总产品组合逻辑。 PLD用于
实现状态机，状态位和组合逻辑
方程式。 PLD配置是从自动生成
图元。
数据通路模块：该8位数据路径包含结构化
逻辑实现可动态配置的ALU，各种
的比较配置，以及条件生成。此块
还包含输入/输出的FIFO ，它们是初级并联
在CPU / DMA系统与UDB之间的数据接口。
状态和控制模块：该模块的主要作用是
提供了一种用于CPU固件进行交互和同步
与UDB操作。
时钟和复位模块：该模块能够提供UDB时钟
和复位选择和控制。
一12C4 PLD的块中示出
图7-7 。
此PLD具有12个
投入，在八个乘积项其中饲料。每个乘积项
（ AND）的长度可以是1到12个输入，并在给定的
产品而言，真正的（T ）或补（ C）每个输入都可以
被选择。该乘积项求和（OR功能），以
创建PLD输出。其金额可从1到8个乘积项
宽。在“C”中12C4表明该OR门的宽度（在
这种情况下， 8 ）在所有输出恒定的（而不是变量
如在22V10设备）。这种类似于PLA的结构能够实现最大
灵活性，并确保所有的输入和输出都是可交换
为便于分配，由软件工具。有两个12C4
可编程逻辑器件在每个UDB 。
7.2.2数据路径模块
在数据路径中包含一个8位的单周期ALU ，与相关
比较和条件生成逻辑。此数据路径模块
优化以实现嵌入式功能，诸如定时器，
计数器，积分器，PWM ， PRS ， CRC ，移位器和死区
发电机和许多其他。
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