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CY7C1470V25
CY7C1472V25
CY7C1474V25
72兆位（2M × 36/4米× 18/1米× 72 ）
流水线SRAM与NOBL 架构
72兆位（2M × 36/4为M× 18/1米× 72 ）流水线SRAM与NOBL
TM
架构
特点
■
■
功能说明
该CY7C1470V25 / CY7C1472V25 / CY7C1474V25是2.5 V ， 2
米× 36/4为M× 18/1米× 72同步流水线突发SRAM的
与无总线延迟 （ NoBL逻辑上。他们是
设计为支持无限真背到背读/写
操作
同
no
等待
状态。
该
CY7C1470V25 / CY7C1472V25 / CY7C1474V25配
凭借着先进（ NOBL ）逻辑才能启用连续
读/写操作与正在传送的数据在每个时钟
周期。此功能极大地增加了数据的吞吐量
在需要频繁写入的系统/读转换。该
CY7C1470V25 / CY7C1472V25 / CY7C1474V25引脚兼容
和功能上等同于ZBT设备。
所有同步输入都会通过由控制输入寄存器
在时钟的上升沿。所有数据输出通过输出
寄存器由时钟的上升沿来控制。时钟
输入是由时钟使能（ CEN）的信号，限定其中当
去断言暂停操作和扩展了先前的时钟
周期。写操作是通过字节写选择控制
（ BW
a
-BW
h
对于CY7C1474V25 ， BW
a
-BW
d
对于CY7C1470V25
和BW
a
-BW
b
对于CY7C1472V25 ）和写使能（WE ）
输入。所有的写操作都带有片上同步进行
自定时写电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了避免总线
争时，输出驱动器同步期间三态
写序列的数据部分。
管脚兼容和功能上等同于ZBT
支持250 - MHz的总线操作零等待状态
可用速度等级为250 ， 200和167 MHz的
在内部自定时输出缓冲器控制，这样就不需要
使用异步OE
完全注册（输入和输出）进行流水线操作
字节写能力
2.5 V单电源供电
2.5 V / 1.8 V的I / O电压（V
DDQ
)
快时钟到输出时间
3.0纳秒（ 250 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
CY7C1470V25 ，在符合JEDEC标准的可CY7C1472V25
无铅100引脚TQFP无铅和
非无铅165球FBGA封装。 CY7C1474V25可用
在无铅和无无铅209球FBGA封装
IEEE 1149.1 JTAG边界扫描兼容
连拍能力直线或交错突发订单
“ ZZ ”睡眠模式选项和停止时钟选项
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逻辑框图 - CY7C1470V25 （2M × 36 ）
A0, A1, A
模式
CLK
CEN
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册1
写地址
注册2
C
ADV / LD
BW
a
BW
b
BW
c
BW
d
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
O
U
T
P
U
T
R
E
G
I
S
T
E
R
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
E
的DQ
DQP
a
DQP
b
DQP
c
DQP
d
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
赛普拉斯半导体公司
文件编号： 38-05290牧师* L
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2011年3月28日
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