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CY7C1329H
2兆位（ 64千× 32 ）流水线同步SRAM
2兆位（ 64千× 32 ）流水线同步SRAM
特点
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功能说明
该CY7C1329H
[1]
SRAM集成的64K × 32的SRAM单元与
高级同步外围电路和一个2位计数器
内部突发操作。所有的同步输入端通过门控
由一个正沿触发时钟输入控制寄存器
（CLK） 。同步输入包括所有地址，所有的数据
输入地址流水线芯片使能（ CE
1
） ，深度拓展
芯片启用（ CE
2
和CE
3
） ，突发控制输入（ ADSC ，
ADSP和ADV ） ，写入启用（ BW
[A ：D ]
和BWE ）和全球
写（ GW ） 。异步输入包括输出使能
（ OE ）和ZZ引脚。
注册的输入和输出的流水线操作
一个64 K × 32个通用I / O架构
3.3 V核心供电
2.5 V / 3.3 V的I / O操作
快时钟到输出时间
3.5纳秒（ 166 - MHz器件）
4.0纳秒（ 133 - MHz器件）
提供高性能3-1-1-1接入速率
用户可选的突发计数器支持Intel
奔腾
交错式或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
在提供JEDEC标准的无铅100引脚TQFP封装
“ ZZ ”睡眠模式选项
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地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或地址
频闪控制器（ ADSC ）是活动的。随后爆
地址可以被内部产生由作为控制
提前销（ ADV ） 。
地址，数据输入，并写入控制记录片
启动自定时写周期。这部分支持字节写
行动（见引脚说明和真值表进行进一步
详细说明） 。写周期可一到四个字节宽可控
由字节写控制输入。 GW时，低电平有效的原因
所有字节写入。
该CY7C1329H从+ 3.3V内核电源供电
而所有的输出，无论是2.5 V或3.3 V电源供电。
所有
输入
和
输出
是
JEDEC标准
JESD8-5-compatible.
逻辑框图
A0, A1, A
地址
注册
2
A
[1:0]
模式
ADV
CLK
Q1
ADSC
ADSP
BW
D
DQ
D
字节
写注册
DQ
C
字节
写注册
DQ
B
字节
写注册
DQ
A
字节
写注册
BURST
计数器
CLR
和
Q0
逻辑
DQ
D
字节
写入驱动器
DQ
C
字节
写入驱动器
DQ
B
字节
写入驱动器
DQ
A
字节
写入驱动器
BW
C
内存
ARRAY
SENSE
安培
产量
注册
产量
缓冲器
E
的DQ
BW
B
BW
A
BWE
GW
CE
1
CE
2
CE
3
OE
启用
注册
流水线
启用
输入
注册
ZZ
睡觉
控制
记
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
on
www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05673牧师* E
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2011年6月27日
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