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CY7C1350G
引脚德网络nitions
（续）
名字
ZZ
I / O
输入 -
异步
I / O-
同步
描述
ZZ “休眠”输入。
此高电平输入将器件置于一个非时间关键“休眠”状态
数据完整性preserved.During正常运行时，此引脚为低或悬空。 ZZ引脚
有一个内部上拉下来。
双向数据I / O线。
作为输入，它们馈入，则触发芯片上的数据寄存器
由CLK的上升沿。作为输出，它们提供包含在存储位置中的数据
在读周期的时钟的上升由地址指定。引脚的方向
通过OE和内部控制逻辑控制。当OE为低电平时，引脚可表现为
输出。当HIGH ， DQ
s
和DQP
X
被放置在一个三态条件。输出是automati-
从出现在写入过程的数据部分期间美云三态，在第一时钟
取消选择状态，当设备被取消，不管OE的状态。
双向数据奇偶校验I / O线。
在功能上，这些信号是相同的DQ
s
。在写
序列， DQP
[A ：D ]
通过控制体重
[A ：D ]
水涨船高。
模式输入。选择设备的脉冲串顺序。
当连接到GND选择线性爆
序列。当连接到VDD或悬空选择交错的突发序列。
电源输入到该装置的核心。
地面的装置。
未连接。
内部没有连接到芯片。 9M ， 18M ， 36M ， 72M ， 144M和288M的
解决膨胀销在该装置中，将被用来作为地址引脚在其各自的密度。
和控制逻辑。所述控制逻辑确定读
访问过程中，允许所请求的数据，以
传播到输出寄存器的输入端。在上升沿
在下一个时钟的所请求的数据被允许传播
通过输出寄存器和到数据总线上，提供了操作环境
为低电平有效。读出的第一时钟之后获得的输出
缓冲器由OE和内部控制逻辑来控制。 OE
该设备驱除必须驱动为低电平，从而在
请求的数据。在第二时钟期间，随后的
操作（读/写/取消）可以启动。取消选择
该装置还流水线。因此，当对SRAM是
取消在时钟上升沿被芯片中的一个使能信号，其
输出三态，在下一个时钟的上升。
突发读访问
该CY7C1350G有一个片上的突发计数器，其允许
用户提供一个单一的地址，并进行到能力
4读取无重新确立的地址输入。 ADV / LD
必须被驱动为低，以装入新的地址进
SRAM中，如上面所述的单读访问部分中描述。
该数据串计数器的顺序由模式决定的
输入信号。在MODE低输入选择线爆裂
模式中，一个高电平选择一个交错突发序列。两
突发计数器使用A0和A1的突发序列，并将
充分递增，当环绕。在高输入
ADV /劳工处会增加内部突发计数器不管
芯片的状态，使输入或WE 。 WE被锁在
开始一阵周期。因此，访问类型（读
或写）保持在整个突发序列。
单写访问
当满足下列条件都写入访问被启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
是全部置为有效，和（3）的写信号WE
为低电平。呈现给地址输入端的地址
被加载到地址寄存器。写信号是
锁存到控制逻辑块。
的DQ
DQP
[A ：D ]
模式
V
DD
V
DDQ
V
SS
NC
I / O-
同步
输入
表带针
电源
地
I / O电源
电源为I / O电路。
功能概述
该CY7C1350G是一个同步流水线猝发SRAM的
专门设计的过程中，消除等待状态
读/写转换。所有同步输入通过
输入寄存器的时钟的上升沿来控制。该
时钟信号是合格的时钟使能输入信号
（ CEN ） 。如果CEN为高电平时，时钟信号不被识别和
所有的内部状态被保持。所有的同步操作
有资格与CEN 。所有数据输出通过输出
寄存器由时钟的上升沿来控制。最大
从时钟上升接入延迟（叔
CO
）为2.6纳秒（ 250 - MHz的
装置） 。
访问可通过发出三个芯片使启动
（ CE
1
，CE
2
，CE
3
）活性在时钟的上升沿。如果时钟
启用（ CEN ）为低电平有效和ADV / LD为低电平时，
提供给该装置的地址将被锁存。该
访问既可以一个读或写操作，这取决于
写的状态使能（ WE） 。 BW
[A ：D ]
可用于
进行字节写操作。
写操作是通过写使能（ WE）资格。所有
写操作被简化片上同步自定时写
电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）简化了深度扩展。
所有操作（读，写，并取消）是流水线。
ADV / LD应驱动至低电平，一旦设备已被
取消选择以加载新的地址的下一个
操作。
单一的读访问
当满足下列条件的读取访问启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
所有的断言活跃， （ 3 ）写使能输入
WE信号被拉高高， （ 4 ） ADV / LD是断言
低。呈现给地址输入端的地址被锁存
入地址寄存器，并提交给存储芯
文件编号： 38-05524牧师* F
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