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CY7C1350G
销刀豆网络gurations
（续）
119球BGA引脚
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC/576M
NC/1G
DQ
C
DQ
C
V
DDQ
DQ
C
DQ
C
V
DDQ
DQ
D
DQ
D
V
DDQ
DQ
D
DQ
D
NC/144M
NC
V
DDQ
2
A
CE
2
A
DQP
C
DQ
C
DQ
C
DQ
C
DQ
C
V
DD
DQ
D
DQ
D
DQ
D
DQ
D
DQP
D
A
NC/72M
NC
3
A
A
A
V
SS
V
SS
V
SS
BW
C
V
SS
V
SS
V
SS
BW
D
V
SS
V
SS
V
SS
模式
A
NC
4
NC/18M
ADV / LD
V
DD
NC
CE
1
OE
NC/9M
WE
V
DD
CLK
NC
CEN
A1
A0
V
DD
A
NC
5
A
A
A
V
SS
V
SS
V
SS
BW
B
V
SS
V
SS
V
SS
BW
A
V
SS
V
SS
V
SS
NC
A
NC
6
A
CE
3
A
DQP
B
DQ
B
DQ
B
DQ
B
DQ
B
V
DD
DQ
A
DQ
A
DQ
A
DQ
A
DQP
A
A
NC/36M
NC
7
V
DDQ
NC
NC
DQ
B
DQ
B
V
DDQ
DQ
B
DQ
B
V
DDQ
DQ
A
DQ
A
V
DDQ
DQ
A
DQ
A
NC/288M
ZZ
V
DDQ
引脚德网络nitions
名字
A0, A1, A
BW
[A ：D ]
WE
ADV / LD
I / O
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
描述
用于选择的128K地址位置中的一个地址输入。
采样上升沿
的CLK 。一
[1:0]
被馈送到两比特串计数器。
字节写输入，低电平有效。
合格与我们进行写入SRAM 。采样
CLK的上升沿。
写使能输入，低电平有效。
采样CLK的上升沿，如果CEN为低电平有效。这
信号必须置为低电平来启动写序列。
前进/负载输入。
用于推进的芯片上地址计数器或装入一个新的地址。当
高（和CEN为低电平）内部突发计数器先进。低电平时，一个新的
地址可以被装载到该装置用于接入。被取消后， ADV / LD应
为了装入一个新的地址驱动为低电平。
时钟输入。
用于捕获所有的同步输入到设备中。 CLK为合格与CEN 。
如果CEN为低电平有效CLK时，才能识别。
芯片使能1输入，低电平有效。
采样在CLK的上升沿。配合使用
CE
2
和CE
3
选择/取消选择该设备。
芯片使能2输入，高电平有效。
采样在CLK的上升沿。配合使用
CE
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。
采样在CLK的上升沿。配合使用
CE
1
和CE
2
选择/取消选择该设备。
输出使能，异步输入，低电平有效。
结合同步逻辑块
在设备内，以控制的I / O引脚的方向。当低时，I / O引脚允许
表现为输出。当拉高高， I / O引脚为三态，并作为输入数据引脚。 OE
写过程的数据部分中从出现时被屏蔽，在第一时钟
取消选择的状态下，当该装置已被取消。
时钟使能输入，低电平有效。
当置位低电平的时钟信号被识别
SRAM 。当无效高电平的时钟信号被屏蔽。由于取消断言CEN不
取消选择该设备，岑可用于在需要时扩展的前一周期。
CLK
CE
1
CE
2
CE
3
OE
输入时钟
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
CEN
输入 -
同步
文件编号： 38-05524牧师* F
第15 3
