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CY23EP09
引脚德网络nition
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
REF
[1]
CLKA1
[2]
CLKA2
[2]
V
DD
GND
CLKB1
[2]
CLKB2
[2]
S2
[3]
S1
[3]
CLKB3
[2]
CLKB4
GND
V
DD
CLKA3
[2]
CLKA4
[2]
CLKOUT
[2]
[2]
信号
输入参考频率
缓冲时钟输出， A银行
缓冲时钟输出， A银行
3.3 V或2.5 V电源
地
缓冲时钟输出， B银行
缓冲时钟输出， B银行
选择输入， 2位
选择输入， 1位
缓冲时钟输出， B银行
缓冲时钟输出， B银行
地
3.3 V或2.5 V电源
缓冲时钟输出， A银行
缓冲时钟输出， A银行
描述
缓冲输出，在这个引脚内部反馈
选择输入解码
S2
0
0
1
1
S1
0
1
0
1
时钟A1A4
三态
驱动的
驱动的
驱动的
时钟B1B4
三态
三态
驱动的
驱动的
CLKOUT
[4]
驱动的
驱动的
驱动的
驱动的
输出源
PLL
PLL
参考
PLL
PLL关闭
N
N
Y
N
零延迟和偏移控制
所有输出应均匀加载，实现零延迟
在输入和输出之间。由于CLKOUT引脚是
内部反馈到PLL ，它的相对负载可调节
输入 - 输出延迟。
输出驱动CLKOUT引脚将被驱动的总负荷
5 pF的加任何额外的外部负载连接到该引脚。为
要求零输入 - 输出延迟，在总负荷的应用
每个输出引脚（包括CLKOUT）必须相同。如果
输入 - 输出延迟的调整是必需的， CLKOUT的负载
可以被改变，以改变REF输入之间的延迟和
剩下的输出。
对于零输出，输出偏斜时，一定要加载的所有输出一样。
欲了解更多信息，请参考应用笔记标题
“ CY2305和CY2309作为PCI和SDRAM缓冲区” 。
笔记
1.弱上拉了下来。
对所有输出2.弱上拉了下来。
在这些输入3.弱上拉。
4.该输出被驱动并具有用于PLL的内部反馈。在此输出上的负载可以被调节以改变基准和输出之间的偏移。
文件编号： 38-07760牧师* C
第17页4
[+ ]反馈
