SCAS685E - 2002年12月 - 修订2004年11月
CDC7005
3.3 V高性能时钟合成器和抖动消除器
应用信息
内插数模转换器与CDC7005上时钟生成信息
在CDC7005 ，用其指定的相位噪声性能，是一种用于高速理想的采样时钟发生器
ADC和DAC 。该CDC7005是为新的高速数模转换器，具有整合的兴趣特别
插值滤波器。这样实现的DAC采样率高达500 MSPS 。这种高数据速率可以典型地不
从数字侧驱动DAC的（例如， DUC ，数字上变频器）的支持。因此，一种方法
接口的DUC到DAC内的DAC的一个内插滤波器的集成，从而降低了数据传输速率
在DAC的数字输入。在3G系统中，例如，一个高速DAC的一个共同的采样速率是
245.76 MSPS 。用4倍的内插的数字数据的，所要求的输入数据速率的结果进
61.44 MSPS的，它可以容易地从数字侧的支持。公爵GC4116 ，它最多两个支持
WCDMA载波，提供100 MSPS的最大输出数据速率。一个例子示于图8，其中
在CDC7005提供时钟信号的上/下变频和ADC / DAC 。
GC4016
I
为了BB
Q
DDC
12-Bit
ADC
IF2
IF1
双工器
RF
THS4502
LNA
61.44 MHz的
3.84兆赫
CDC7005
VCXO
245.76兆赫
61.44 MHz的
61.44 MHz的
245.76兆赫
LO1
（PLL）的
I
FIR
FIR
16-Bit
DAC
PA
从BB
DUC
16-Bit
DAC
0
90
Σ
FIR
FIR
Q
GC4116
DAC5686
LO1
（PLL）的
图8. CDC7005的时钟发生器为高速ADC和DAC
两个所需的时钟信号（数据输入时钟，时钟为DAC），用于这种插DAC的代
可以以不同的方式来完成。最简单的方法是提供一个内部PLL倍频器，其能够
的生成速度快的采样时钟，用于从数据输入时钟信号的数模转换器。然而，在该过程
DAC通常不是最佳的相位噪声性能进行了优化，同时CDC7005正是优化了。
因此， CDC7005提供了DAC5686的首选时钟方案。该DAC5686要求
的两个输入时钟的边缘必须内相一致
±500
PS妥善锁存数据。这一阶段
对齐以及与CDC7005 ，这保证了200 ps的不同不同的最大偏差达到
输出到对方。
20
邮政信箱655303
达拉斯，德克萨斯州75265
