BD6393FP ， BD6395FP
终奌站
function½ Block diagram½Application circuit diagram
BD6393FP / BD6395FP
针
引脚名称
功能
号
1
2
3
4
5
6
鳍
7
8
9
10
11
12
13
保护地
OUT1B
VCC1
RNF1
NC
OUT1A
鳍
CR1
PHASE1
I11
I01
VREF
PS
NC
接地端子
H桥输出端子
电源端子
电阻器的输出连接端
电流检测
无连接
H桥输出端子
鳍端
（通过与GND连接用）
CR的设置连接端子
PWM频率
逻辑输入端子
对于DAC逻辑输入端子
对于DAC逻辑输入端子
输出电流值设定端
节电终端
无连接
技术说明
针
引脚名称
号
14
15
16
17
18
19
鳍
20
21
22
23
24
25
NC
GND
I02
I12
PHASE2
CR2
鳍
OUT2A
NC
RNF2
VCC2
OUT2B
NC
无连接
接地端子
对于DAC逻辑输入端子
对于DAC逻辑输入端子
逻辑输入端子
CR的设置连接端子
PWM频率
鳍端
（通过与GND连接用）
H桥输出端子
无连接
电阻器的输出连接端
电流检测
电源端子
H桥输出端子
无连接
功能
设置PWM频率。
设定范围为
C:470pF½4700pF
R:10kΩ½100kΩ.
VCC1
PHASE1
CR1
OUT1A
39kΩ
1000pF
I01
I11
一
镜头
DAC
逻辑
预驱动器
电阻器的电流。
检测。
设定范围为
0.1Ω½0.3Ω.
OUT1B
RNF1
0.2Ω
一定要短VCC1 & VCC2 。
OCP
当前
极限
比较。
VCC2
OUT2A
PHASE2
CR2
0.1uF
100uF
39kΩ
1000pF
I02
I12
一
镜头
DAC
逻辑
预驱动器
OUT2B
RNF2
0.2Ω
OCP
当前
极限
比较。
调节器
TSD
OVLO
UVLO
RESET
PS
旁路电容。
设定范围为
100uF½470uF(electrolytic)
0.01uF½0.1uF(multilayer ceramic etc.)
设置PWM频率。
设定范围为
C:470pF½4700pF
R:10kΩ½100kΩ.
VREF
卜FF器
TEST
保护地
GND
电阻器的电流。
检测。
设定范围为
0.1Ω½0.3Ω.
终端进行测试。
请连接到
GND 。
图1框图&应用电路图
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