BD6382EFV
终奌站
function½Block diagram½Application circuit diagram
1 ） BD6382EFV
针
引脚名称
功能
号
1
2
3
4
5
6
7
8
9
10
11
12
GND
PS
VLIM1
SENSE1
CR1
IN1A
IN1B
NC
VM1
OUT1A
OUT1B
RNF1
接地端子
节电终端
输出电流限制设定端子
电流限制补偿的输入端。
CR的设置连接端子
PWM频率
逻辑输入端子
逻辑输入端子
无连接
电机电源端
H桥输出端子
H桥输出端子
电阻的接线端子
输出电流检测
技术说明
针
号
13
14
15
16
17
18
19
20
21
22
23
24
引脚名称
RNF2
OUT2B
OUT2A
VM2
NC
IN2B
IN2A
CR2
SENSE2
VLIM2
VREF
VCC
功能
电阻的接线端子
输出电流检测
H桥输出端子
H桥输出端子
电机电源端
无连接
逻辑输入端子
逻辑输入端子
CR的设置连接端子
PWM频率
电流限制补偿的输入端。
输出电流限制设定端子
参考电压输出端
电源端子
旁路电容。
设定范围为
4.7uF½47uF(electrolytic)
0.01uF½0.1uF(multilayer ceramic etc.)
参见第6页
您可以devide的
参考电压
外部电阻器，以及使用
它为输出电流限制
设置。
请参考P.7
4.7uF
VCC
VREF
24
0.1uF
23
VREF
电流限制比较。
电阻器的电流。检测。
设定范围为
0.1Ω½1.0Ω
请参考P.7
设置PWM频率。
设定范围为
C:470pF½4700pF
R:10kΩ½100kΩ
请参考P.7
VLIM1
3
9
VM1
OUT1A
OUT1B
RNF1
SENSE1
47uF
0.3Ω
预驱动器
CR1
39kΩ
1000pF
10
11
12
5
CR
定时器
4
PS
2
设置PWM频率。
设定范围为
C:470pF½4700pF
R:10kΩ½100kΩ
请参考P.7
UVLO
逻辑
TSD
OCP
0.1uF
IN1A
6
IN1B
7
IN2A
19
IN2B
18
CR2
39kΩ
1000pF
20
CR
定时器
16
VM2
OUT2A
OUT2B
RNF2
SENSE2
0.3Ω
旁路电容。
设定范围为
10uF½470uF(electrolytic)
0.01uF½0.1uF
（多层陶瓷等）
参见第6页
预驱动器
15
14
13
VLIM2
22
电流限制比较。
21
电阻器的电流。检测。
设定范围为
0.1Ω½1.0Ω
请参考P.7
GND
1
图1框图&应用电路BD6382EFV的图
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2012.02 - Rev.A的
