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SLAS610C - 2008年8月 - 修订2009年10月

式（1）

和

式（2）

被用于估计所需要的时钟源的抖动。

信噪比（ dBc的） =

-

20

LOG10 （ 2

p

f

IN

j

总

)

j

总

= (j

ADC

+ j

时钟

)

2

2 1/2

(1)

(2)

其中：

j

总

=时钟和ADC的孔径抖动的均方根总和;

j

ADC

= ADC的内部孔径抖动它位于数据表;

j

时钟

=在时钟输入管脚到ADC时钟的均方根抖动;和

f

IN

=模拟输入频率。

注意， SNR是模拟输入频率的强函数，而不是时钟频率。的斜率

时钟源的边缘可以对信噪比有轻度影响，以及并没有考虑到对这些估计。

出于这个原因，最大化的时钟源的振幅在ADC的时钟输入是推荐的，但不是

必需的（更快的斜率是理想的抖动相关的信噪比） 。有关时钟高速ADC的详细信息，请参阅

应用说明

SLWA034,

实施CDC7005低抖动时钟解决方案适用于高速，高IF ADC

设备，

德州仪器（TI）的网站。推荐时钟分配芯片（疾病预防控制中心）是TI

CDCE72010

和

CDCM7005.

根据不同的抖动要求，一个带通滤波器（BPF） ，有时

疾病预防控制中心和ADC之间所需。如果带通滤波器的插入损耗引起的时钟振幅太

低的ADC ，或时钟源振幅太低，首先，廉价的放大器可以放置

CDC和所述BPF之间，作为其高次谐波和宽带噪声通过带通滤波器被降低。

图45

代表所在的LVCMOS单端时钟输出从TI CDCE72010使用一个场景

与最大振幅和最小跳动优化了时钟信号的路径。此设置的抖动很难

估计，要求时钟路径的仔细相位噪声分析。所述BPF （以及可能的低成本

因为在BPF的插入损耗的放大器）可以提高的CDC和ADC时抖动的抖动

由CDC提供的仍然是不充分的。在CDCE72010输出总抖动很大程度上取决于相

压控振荡器/ VCO的选择，以及从CDCE72010本身的噪声。

董事会主

参考时钟

（高或低抖动）

10兆赫

REF

LVCMOS

100兆赫

AMP

BPF

XFMR

AMP和/或带通滤波器可选

CLKP

CLKM

ADC

TI ADS548x

400兆赫（传输DAC ）

100兆赫（要DSP ）

低抖动振荡器

400兆赫

VCO /

VCXO

疾病预防控制中心

（时钟分配芯片）

例如： TI CDCE72010

LVPECL

or

LVCMOS

100兆赫（以FPGA ）

其他

B0268-01

咨询

CDCE72010数据表

了解有关允许的输入和输出正确的原理图和规格

频率和振幅范围。

图45.最佳抖动时钟电路

版权所有2008-2009 ，德州仪器

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