恩智浦半导体
ADC1213D系列
双通道12位ADC ; JESD204A串行接口
单端或差分时钟输入可以通过SPI进行选择（见
表20）。
If
单端被选中时，输入引脚（CLKM或CLKP ）经由控制位选择
SE_SEL 。
如果单端没有设置相应的位SE_SEL ，未使用的引脚来实现
应连接通过电容器接地。
11.3.3时钟输入分频器
该ADC1413D包含一个输入时钟分频器，由一个因素划分输入时钟
2 （当位CLKDIV2_SEL =逻辑1 ;见
表20）。
该功能允许用户
提供更高的时钟频率，更好的抖动性能，从而更好的SNR
结果，一旦捕获已被执行。
11.3.4占空比稳定器
占空比稳定剂可以通过提高ADC的整体性能
补偿所述输入时钟信号的占空比。当占空比稳定器处于活动状态
（位DCS_EN =逻辑1 ;见
表20） ，
该电路可以处理的占空比信号
在30％和70％ （典型值） 。当占空比稳定器被禁用
（ DCS_EN =逻辑0）时，在输入时钟信号应具有介于45 ％的占空比和
55 %.
表12 。
0
1
占空比稳定器
描述
占空比稳定器禁用
占空比稳定启用
位DCS_EN
11.4数字输出
11.4.1串行输出等效电路
该JESD204A标准规定，如果在接收器和发送器是直流耦合，
两者都必须从同一电源供给。
VDDD
50
Ω
CMLPA / CLMPB
100
Ω
接收器
CMLNA / CLMNB
+
12毫安到26毫安
AGND
005aaa082
图19. CML的输出连接到接收器（直流耦合）
输出应被终止时100
（典型值）达到在接收器侧。
ADC1213D_SER
本文档中提供的所有信息受法律免责声明。
NXP B.V. 2011保留所有权利。
产品数据表
启示录6 - 2011年2月9日
20 42
