AD9726
工作原理
在AD9726采用LVDS输入数据，以实现高采样
率和较高的性能。 LVDS技术采用差分
为了抑制噪声和快速的小信号幅度的信号
速度与更低的功耗。每个LVDS输入的AD9726具有
内置100 Ω有源负载进行适当的端接。
1:1
25
25
MC100LVEP16
VBB = 1.0V
50
50
CLK “
VCC = CLKVDD = 2.5V
CLK +
DAC时钟和数据时钟输出
在AD9726使用两个时钟输入，并提供一个时钟输出。
所有的差分信号。
该AD9726是由主输入时钟启动CON-驱动
版本和控制所有片上的活性。此信号被称为
作为DAC时钟。它不是LVDS和在CLK +和CLK-
引脚为高阻抗输入。
DAC时钟，然后用于生成数据时钟输出。
该DCLK_OUT +和DCLK_OUT-销形成一个LVDS
信号，可用于驱动外部FPGA或另一
数据泵。在SDR模式下，数据时钟输出始终运行在
相同频率的DAC时钟。在DDR模式中，数据
clock output always runs at ½ the DAC clock frequency.
使用的数据时钟输出是可选的。它的目的是作为
调节输入数据流的方便手段。
驾驶者可以通过一个100 Ω差分终端被加载。
外部1 kΩ的从REXT引脚来DBGND电阻也
需要设置驱动强度。如果未使用的，数据时钟
输出引脚可以悬空和1 kΩ电阻在
REXT可以省略。
数据时钟输出，也可通过断言反转
INVDCLKO在SPI寄存器0x02位或驱动程序即可
通过置在同一个寄存器的DISDCLKO位禁用。
VCC = 2V
图17.主动DAC时钟驱动电路
在图17所示的电路选项使用一个接收器/驱动器集成电路
从2.5 V LVPECL逻辑系列提供配套
属于这些准则的输出。变压器帮助
确保一个占空比为50％ ，并提供了一个单端至
在输入端差分转换。
LVPECL的设备可以从被方便地电
相同的电源CLKVDD 。变压器的中心抽头
前二次必须在1 V ，开关阈值举行
的接收器/驱动器输入（使用一个电阻分压器来产生
此电压或使用内部VBB源用缓冲
放大器） 。基于1：1的阻抗比， 25 Ω电阻器两端
次级提供一个匹配负载到50Ω源。
在驱动器输出端的尽可能接近的
AD9726具有50 Ω至VCC - 2 V （或使用戴维南等效
电路） 。控制阻抗PCB走线应使用
最大限度地减少反射。信号电平在CLK +和CLK-引脚
高近1500毫伏之间的过渡到低近750毫伏。
0.1F
1:1
50
CLK “
CLK +
与AD9726相关的剩余时钟信号是
数据时钟输入。这LVDS信号不可选的，并且必须
伴随16位数据总线。数据时钟输入用于
输入的数据锁存到同步（sync ）的逻辑。
数据时钟输入总是运行在相同的频率
数据时钟输出在两个SDR和DDR模式。逻辑
反转可以断言INVDCLKI位来完成。
VDC BIAS = 1.25V
AD9726
图18.被动DAC时钟驱动电路
驱动DAC时钟输入
DAC时钟必须精确和光谱纯，以确保
最高的交流性能。对称的占空比为50％
应保持在任何时候。
在CLK +和CLK-输入引脚应该由一个信号驱动
with a common-mode voltage near ½ of CLKVDD. From this
点，峰 - 峰值信号幅度应摆动的范围内
至少有几百毫伏。
用于驱动DAC时钟输入替代电路选项
只使用了一个传输线变压器（平衡不平衡转换器）来完成
单端至差分转换。这一切都被动
电路是相当简单和廉价的，并且它提供
可接受的性能在频率的有限范围内。
在本实施方式中，一个正弦波（或其他的单端
源）被直接地耦合到差分DAC的时钟输入
通过50 Ω变压器。电容器是用于隔离
每个DAC的时钟引脚必须为直流偏置至1.25 V的水平
（一对简单的电阻分压器可以使用） 。
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04540-013
数据时钟输入
0.1F
04540-012
AD9726
