数据表
这架F
OUT3
频率呈现给OUT3可以根据需要设置
AD9577
(
Nb
+
压裂
)
MOD
V3
×
D3
合成。通过设置对SDM的FRAC和MOD的值，在
PLL2 VCO频率可以根据公式9 SDM的设置
必须通过设置PD_SDM 0接通，寄存器ABF0 [4]。
f
OUT3
=
f
PFD
×
(11)
为此所需的PLL的环路滤波器被集成在芯片上。
由通过设置FRAC值设置为0 ，断电对SDM
注册ABF0 [4]为1，并通过设置转动泄放电流断
寄存器BP0 [2] = 0 ， PLL2可作为整数-N型PLL操作。
等式10和等式11仍然用于设置输出
频率在f
OUT2
和f
OUT3
。运行在此模式下提供
改进的性能在相位噪声，杂散和抖动方面。
12位可编程模数（ MOD ）和分数
（ FRAC ）值
与大多数其他小数N分频锁相环中，
AD9577
允许用户
编程模数在12位的范围，这意味着它们可以
设置部分中的许多不同的配置。它通常还
也就是说，在大多数应用中，有可能设计出的PLL
以获得所需的输出频率乘以0ppm的
频率误差。该MOD值设置通过设置寄存器BF1 [ 3 ： 0 ]
和寄存器BF 2 [7：0 ] 。该FRAC值是通过设置设定
注册BF0 [7：0 ]和寄存器BF1 [7：4 ] 。
PLL2相位频率检测器（ PFD）和
电荷泵
该PLL2的PFD和电荷泵是一样的，所描述
在PLL1相位频率检测器（ PFD）和电荷泵
部分。当在分数-N型模式操作时，电荷泵
目前的流血应启用线性化PLL转移
功能，因此，最大限度地减少由于操作杂散
Σ- Δ调制器。出血是通过设置寄存器BP0启用[2 ] 。
目前出血
当SDM是可操作的（注册ABF0 [ 4 ]设置为0 ） ，出血
当前应启用（寄存器BP0 [2]设定为1 ），其
增加的带内相位噪声，但降低了分数杂散
振幅。所有的小数N分频抖动数据报与出血= 1 。
如果在小数N分频模式流血= 0 ，均方根抖动降低
显著;然而，分数杂散振幅增加。
当PLL2工作在整数N分频模式下，电流流血
应禁用，以提高带内相位噪声的锁相环。
PLL2环路带宽
正常的PLL环路带宽为50千赫。当输入SSCG
销后，可将环路带宽开关从50千赫至
125 kHz时，这防止了三角波调制波形
被过分受到PLL滤波。当MAX_BW输入
销被设置为高时，迫使PLL带宽为250千赫兹
而不是125千赫。
SPUR机制
本节介绍了三种不同的鞭策机制
出现的小数N分频PLL ：小数杂散，整数边界
马刺和参考杂散。
PLL2 VCO
PLL2集成了一个低相位噪声LC储能VCO。该VCO
有32个频段跨度从2.15 GHz到2.55 GHz的。
上电时， VCO校准周期的开始，正确的带
基于该反馈分频器设定（ Nb）的选择。每当一个
新的反馈分压器设置要求， VCO校准
过程中必须写1之后0到NewAcq位运行，
寄存器X0 [0]。
分数马刺
在分数内插器
AD9577
是一个三阶的SDM
用弹性模量是可编程的，以从任何整数值
50到4095的SDM是主频为PFD的参考利率（F
PFD
）表示
允许PLL输出频率处的信道的步骤来合成
的F分辨率
PFD
/ MOD 。从Σ- Δ量化噪声
调制器显示为小数杂散。马刺之间的间隔
是F
PFD
/ L，其中L是在所述的代码序列的重复长度
数字Σ - Δ调制器。在所使用的三阶调制器
AD9577,
重复长度取决于MOD的值，如
在表23中列出。
表23.分数杂散频率
条件
如果MOD是能被2整除，但不能3
如果MOD是被3整除，但不能2
如果MOD是整除6
否则
重复
长
2 × MOD
3 × MOD
6 × MOD
MOD
支线间隔
f
PFD
/（2 × MOD）
f
PFD
/ （3 × MOD）
f
PFD
/ （ 6× MOD）
f
PFD
/ MOD
PLL2反馈分频器
Nb的反馈分频比用于设置PLL2的VCO
根据公式9 。注意， Nb的值被设定频率
通过将编程寄存器BF 3的十进制值[5：0 ]
到80 ，其中最小分频器Nb的值的十进制值
为80 ，最大的Nb值是131。例如，要设置的Nb 85 ，
寄存器BF 3 [5：0 ]被设定为5 。
PLL2 Σ -Δ调制器
当在仅小数N分频模式下操作， PLL2使用三阶
订单，多级噪声整形（ MASH ） Σ - Δ调制器（ SDM ）
调整反馈分压比。编程铌值
可以调整在-4到+3范围在每个时钟的上升沿
从反馈分频器输出的边缘（一般为25兆赫
物联网应用） 。在这种方式中，平均反馈分频
比被调节为一个非整数值，允许的VCO
频率是PFD的频率的分数倍数为
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