数据表
功能说明
对
AD9577,
参数可被编程在I
2
C
公交车提供自定义的输出频率，输出格式和
功能选择。然而，该节目必须重复
后部分的每个电源周期。
该
AD9577
包含两个锁相环， PLL1和PLL2 ，用于
独立的时钟频率产生，如示于图32 。
共享的晶体振荡器和参考时钟输入驱动单元
两个PLL 。所述的PLL参考时钟可以选择作为
要么在晶体振荡器的输出或基准输入时钟。
参考分频器之前每个PLL 。当晶体振荡器
输入被选择，这些分频器必须设置1。当分裂
参考输入被选择时，这些分频器可被设置为
除以1或除以2 ，其前提是所得到的输入
频率的锁相环是允许的19.44兆赫至内
27 MHz范围内。这两个参考分频器设置的分
相同的值。每个PLL驱动两个输出信道，从而产生
四个输出端口的总的集成电路。每个输出信道
由VCO分频器块，接着是输出分频
块。每个输出分频器块驱动器与输出
缓冲端口。每个输出缓存器端口可以被配置为
差分LVDS输出，差分LVPECL输出，或者两个
LVCMOS输出。此外， CMOS缓冲版本
参考时钟频率是可用的。
在图32中， PLL1 ，上PLL是一个整数N分频PLL 。通过
设定反馈分频器值（钠）时， VCO的输出
频率调谐在2.15 GHz至2.55 GHz的范围内
PFD输入频率的整数倍。通过设定每
VCO分频器（V 0和V 1 ），并输出除法器（ D0和D1 ）
值，则VCO频率可以划分向下到所需
输出频率，独立地，为每个输出端口，
OUT0和OUT1 。为此所需的PLL的环路滤波器是
集成在芯片上。
在图32中， PLL2 ，较低的PLL是分数N PLL 。这
PLL可作为一个整数N分频PLL的最佳可选操作
抖动性能。通过设置反馈分频器值（NB ）
和Σ- Δ调制器小数（ FRAC ）和模（ MOD ）
值，在2.15千兆赫的VCO输出频率可调谐
2.55 GHz范围内。 VCO的频率是一个分数倍数
的PFD输入频率。在这种方式中，VCO频率可以
调整以获得不受限于整数频率
PFD频率的倍数。通过设定每个VCO分频器的
（ V2和V3 ），并输出除法器（ D2和D3 ）的值中，VCO
频率可以被分频为所需的输出频率，
独立地，为每个输出端口，OUT2和OUT3的。
为此所需的PLL的环路滤波器被集成在芯片上。
AD9577
该PLL2可以操作来调节之间的输出频率的
标称值和一个值，该值是低达-0.5 ％。这提供
扩频调制高达-0.5 ％ downspread 。传播
频谱频率调制可以减少功率输出峰
的时钟源，并且它的驱动器的任何电路，并导致
降低EMI辐射。在
AD9577,
频率调制
剖面为三角形。调制频率及调制
各种参数都是可编程的。
两个PLL可以被编程，以产生第二独立
保证金引脚的控制下频率图。这
功能可以被用来测试一个系统的频率稳定性。
参考输入和参考除法器
参考输入部分示于图34。当
REFSEL引脚拉高，晶体振荡器电路启用。
晶体振荡器电路需要一个外部晶体切成
共鸣的基本模式，在19.44 MHz至27 MHz的
范围内，有25 MHz的被使用在大多数的网络应用程序。
总的负载电容呈现给晶体应加
高达14 pF的。在图34中，寄生迹所示的例子
1.5 pF和一个电容
AD9577
输入引脚电容
1.5 pF的假定，两个的串联组合
22 pF的电容提供额外的11 pF的。当
REFSEL引脚被拉低，晶体振荡器断电，
和REFCLK引脚必须提供良好的质量基准时钟
代替。无论是直流耦合的LVCMOS电平信号或者一个交流耦合
方波可以推动这个单端输入，提供了
外部电位分压器用来偏压输入在V
S
/2.
晶体振荡器和参考输入电路的输出
被路由到一个参考分频器电路，以进一步划分向下
基准输入频率的PLL被1或2，当
晶体振荡器电路时，除法器必须被设置为
除以1的输入频率的PLL必须在
19.44 MHz至27 MHz范围内。分频比由设置为1
编程R的值，寄存器G0 [1]， 0除法
比设定为2的R的值编程到1 。
REFSEL
22pF
XTAL
OSC
22pF
REFCLK
图34.参考输入部分和参考分频器
表17. REFSEL （引脚9 ）定义
REFSEL
0
1
基准源
REFCLK输入
晶体振荡器
表18.参考分频器设置
R，注册G0 [ 1 ]
0
1
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参考分频比
除以1
除以2
09284-038
DIVIDE
1或2的
为了锁相环
