选通的串行数据转换成一个12级移位寄存器的
每一个时钟上升沿。前四个串行位包含
DAC的地址更新，高位在前。该
下一个8比特包含的二进制值被加载到
所需的DAC ，再次MSB优先。第12届系列后
位被移入时， LOADH线可以选通到
锁存的8位数据到数据保持寄存器
所需的DAC 。地址位送入解码
网络，拨转LOADH脉冲时钟
保持寄存器所需的DAC数据的输入。该
第12届移位寄存器的输出也和缓冲
带出的串行数据输出（ SDO ） ，
这可以用于级联多个设备，或用于
数据验证。
地址字段设置，使得DAC A是
在处理0001 （二进制） 。地址0000 （二进制）
不会影响任何通道的操作，因为这
组合很容易在不经意间产生
电。其他无操作时的地址存在
1001 （二进制）至1111 （二进制） 。另一种用途
无操作的地址是屏蔽掉的任何更新
在多部分系统与磁带式DAC通道
caded串行输入和输出。通过发送一个有效
地址和数据仅向所期望的信道，它是
可以通过驱动简化系统硬件
在每一部分由一个单一的LOADH销并联
源。
表1
示出的一个寄存器级图
地址，数据和所得到的操作。
第四个控制管脚， PRESETL ，可以用来
同时预置的所有DAC数据保持寄存器
他们的中等规模（ 80
H
）的值。这将asynchro-
nously强制所有DAC输出的缓冲电压
它们各自的输入，其具有单位增益输出。
这个特征是在上电时是有用的，作为一个简单的电阻
到接地电源和电容器可确保
所有DAC输出开始于一个已知的电压。它也可以
用于实现独立（非编程）
应用程序，如一个单位增益八进制电缆驱动器。
表2
总结四个数字的动作
控制输入。
这四个数字控制输入管脚
旨在接受TTL （ 0.8V至2.0V最小）
或全5V CMOS输入电平。定时信息
示于
图4中。
串行数据时钟完全
后的12个时钟的上升沿进入移位寄存器，
经过所描述的建立和保持时间。后
移位寄存器中的数据是有效的，则LOADH线
可高脉冲将数据加载到所需
DAC数据寄存器，它切换到DAC的
新的输入代码。串行时钟输入不应该
看到一个上升沿而LOADH脉冲为高电平
为了防止腐败的移位寄存器中的数据
数据寄存器加载过程化。
串行时钟和数据输入管脚被设计成
compatibleasslavesunder
NationalSemiconductor的
MICROWIRE和MicrowirePlus 协议和
下
摩托罗拉
SPI 和QSPI 协议。在
一些微控制器，所述接口是由完成
在一个通用的编程位I / O端口的
级，用来选通在DAC，请LOADH线。
这是在类似于用于的方式进行
生成CS信号，这是必要的时候
驾驶另一些MICROWIRE外设。
低电压操作
在标称V
DD
时， CMOS开关的使用
DAC获得足够的驱动来维持一个片
性比薄膜电阻要低得多。
这样可以使非线性电压依赖性部
其导通电阻低，保障双方
优良的DAC线性度与代码，和低失真
大摆AC输入和灰乘法。该
在运放器件还得到足够的驱动器
保证指定的带宽和输出驱动器
电流。然而，这些DAC内的所有电路都
V相当"functional"在非常低的值
DD
。通过
降低了参考电压，使得所述马克西
妈妈V
OUT
靠近V的目标
DD
-1.5V ，则DAC
将提供优于0.5LSB典型的积分per-
formance为100mV的DC之间的输出电压
和V
DD
-1.5V 。减少基准电压气动执行
盟友艾滋病DAC的线性度，即使在名义
V
DD
。这是因为NMOS一半的
CMOS开关都在参考更充分的利用
电压更接近地面，从而进一步降低了
导通电阻的开关。参考输入电流
租金成正比的参考电压和
也将减少与基准电压。
积19
显示了典型的直流输出线性度为V
IN
(X)
设置为0.5V ，采用V
DD
在2.5 ，然后3.5V 。注意
在3.5V ，线性度实际上比好多了
±0.25LSB
在V典型性能
IN
（ X） = 1.625V
和V
DD
= 5V 。同样，
积20
结果表明，该
性能水平持续V
DD
= 4.5V和5.5V ，
随着V
IN
（ X）设定为0.6V 。支付低压价格
操作是运算放大器的增益，带宽和上课 -
pecially灌电流DAC输出端。
图17
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