1
预设
0
V
OUT
(FF
H
)
(08
H
)
SDI
1
0
1
0
1
0
t
PR
t
S
-1 LSB
误差带
A
3
A
2
A
1
A
0
D
7
D
6
D
5
D
4
D
3
D
2
D
1
D
0
时钟
负载
V
OUT
FS
0
串行数据输入时序的详细信息（预设值=逻辑"1" ; V
IN（ X）
= 1.5V; V
REF
L = 0V）
串口1
数据在0
串口1
DATA OUT 0
1
时钟
0
1
负载
0
V
OUT
(FF
H
)
(08
H
)
t
CH
t
CL
A
X
或D
X
t
DS
t
DH
t
PD
t
CLKD
t
LD
t
S
-1 LSB
误差带
t
LDCK
特征
（典型值@ 25 ℃， V
DD
= + 5V ，除非另有说明）。
参数
输入时钟脉冲宽度（T
CH
, t
CL
)
数据建立时间（t
DS
)
数据保持时间（t
DH
)
CLK到SDO传输延迟（T
PD
)
DAC寄存器加载脉冲宽度（T
LD
)
预置脉冲宽度（T
PR
)
时钟边沿加载时间（t
CKLD
)
负载边缘到下一个时钟边沿（T
LDCK
)
图4.定时。
分钟。
50
30
20
50
50
30
典型值。
马克斯。
100
60
单位
ns
ns
ns
ns
ns
ns
ns
ns
条件
SDI
X
数据
X
X
CLK
L
LOADH
L
L
PRESETL
H
H
L
H
逻辑运算
没有变化
转变从SDI一位
移出12时钟延迟的数据在SDO
所有DAC寄存器预设为80
H
（注1 ）
加载寄存器的串行数据到DAC （ X）注册
X
L
X
H
注1 ： "Preset"可能不会坚持在所有DAC如果LOADH为高电平时PRESETL返回高电平。
表2.逻辑控制输入真值表。
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