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低斜度， 1至24
差分至LVCMOS / LVTTL扇出缓冲器
概述
该ICS8344I - 01是一款低电压，低偏移扇出缓冲器。该
ICS8344I - 01有两个可选的时钟输入。在CLKX ， nCLKx
对可以接受最标准的差分输入级。该
ICS8344I -01被设计成任何差分信号电平转换为
LVCMOS / LVTTL电平。低阻抗LVCMOS / LVTTL
输出设计用于驱动50Ω串联或并联终止
传输线。有效的扇出可通过提高至48
利用输出驱动两个串联的能力，终止线。
冗余时钟应用程序可以使用的双时钟输入
这也有利于电路板级测试。时钟使能内部
同步消除欠幅脉冲在输出过程中
时钟异步断言/取消触发使能引脚。该
输出驱动为低电平时禁用。该ICS8344I -01
其特征在于在全3.3V ， 2.5V全混合3.3V输入和2.5V
输出工作电源模式。
保证输出部分，以部分偏移特性使
ICS8344I -01非常适合那些时钟分配应用程序
苛刻的良好定义的性能和可重复性。
ICS8344I-01
数据表
特点
二十四LVCMOS / LVTTL输出，
7Ω典型的输出阻抗
两个可选的差分CLKX ， nCLKx输入
CLK0 ， nCLK0和CLK1 ， nCLK1对可以接受以下
输入电平： LVDS ， LVPECL ， LVHSTL ， HCSL
最大输出频率： 100MHz的
任何转换单端输入信号， LVCMOS / LVTTL
与NCLK输入电阻偏置
同步时钟使能
附加相位抖动， RMS ： 0.21ps （典型值）
输出偏斜： 200PS （最大值）
部分到部分偏斜： 900ps （最大）
银行歪斜： 180PS （最大值）
传播延迟：为5ns （最大值）
输出供电方式：
核心/输出
3.3V/3.3V
2.5V/2.5V
3.3V/2.5V
-40 ° C至70 ° C的环境工作温度
可提供无铅（ RoHS指令6 ）包
框图
CLK_SEL
下拉
CLK0
下拉
nCLK0
上拉
CLK1
下拉
nCLK1
上拉
引脚分配
Q15
Q14
GND
V
DDO
Q13
Q12
Q11
Q10
GND
V
DDO
Q9
Q8
0
1
8
Q[0:7]
8
Q[8:15]
Q16
Q17
V
DDO
GND
Q18
Q19
Q20
Q21
V
DDO
GND
Q22
Q23
8
Q[16:23]
LE
CLK_EN
上拉
48 47 46 45 44 43 42 41 40 39 38 37
36
35
34
33
32
5
6
31
7
30
8
29
9
28
10
27
11
26
12
25
13 14 15 16 17 18 19 20 21 22 23 24
1
2
3
4
CLK_SEL
GND
V
DD
nCLK1
CLK1
GND
V
DD
nCLK0
CLK0
CLK_EN
OE
nc
Q7
Q6
V
DDO
GND
Q5
Q4
Q3
Q2
V
DDO
GND
Q1
Q0
Q
nD
OE
上拉
ICS8344I-01
48引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
ICS8344AYI - 01修订版A 2012年2月29日
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