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麦克雷尔INC 。
ECL临
SY100EP196V
功能说明
SY100EP196V是可编程延时线，改变
通过之间的任何数额延迟PECL或NECL输入信号
约2.2ns及12.2ns 。一个10位的数字控制人带来寄存器
延迟步骤约10马力。
SY100EP196V实现使用多路延时
链条和一组固定的延迟元件。在数字控制，
延迟元件的各个子集被包括在
信号链。为了简化接口， 10位数字延迟
控制字接口PECL， CMOS或TTL接口
标准。
自多路转换器必须出现在延迟路径，
SY100EP196V具有约2.2ns的最小延迟。延迟
低于此值是不可能的。此外，级联时
多个SY100EP196V延长延迟范围内，则
的最小延迟是大约2.2ns的次数
SY100EP196V级联。第十一个控制位，D [10] ，
随着CASCADE和/ CASCADE输出和
SETMIN和SETMAX输入，简化了级联的任务。
信号路径的逻辑标准
信号路径，从IN， / IN至Q， / Q ，接口， PECL ，
LVPECL或NECL信号，如表6所示的选择
信号路径的逻辑的标准可以限制为可能的选择
延迟控制输入端，D。
输入使能
在/ EN输入门在信号， / IN 。禁用时，
输入被有效地开启出来，就像一个逻辑低是
被提供给SY100EP196V 。
/ EN
L
H
在Q值， / Q
IN， /延误
逻辑低延时
数字控制逻辑标准
当在系统中使用V
EE
连接到地，
SY100EP196V接口可以要么PECL ，CMOS或TTL
其D [ 0:10 ]输入。为此，在VCF销设置
门槛处的D输入逻辑低电平之间切换
逻辑高电平。
如表3中所示，连接V
CF
到V
EF
设置
门槛PECL （若V
CC
为5V ）或LVPECL （若V
CC
为3.3V ） 。
离开V
CF
和V
EF
开放产生的阈值适合
检测的CMOS输出逻辑电平。离开V
EF
开放，
连接V
CF
到1.5V源允许的D输入接受
TTL信号。
标准逻辑
ECL ， PECL
CMOS
TTL
V
CF
连接
VEF
无连接
1.5V源
表3.数字控制标准真值表
如果一个1.5V的电源不可用，连接V
CF
到V
EE
通过适当的电阻可以偏向V
CF
在大约1.5V 。
该电阻的值取决于在V
CC
供应，如
表4所示。
V
CC
3.3V
5.0V
电阻值
1.5k
500
表4.电阻值TTL输入
级联逻辑
SY100EP196V旨在缓解级联多
为了器件实现更大的延迟范围。该SETMIN
和SETMAX引脚做到这一点，载列于
下面的程序段。 SETMIN和SETMAX覆盖
的延迟，通过改变在D锁存寄存器中的值。表
5列出了这些引脚的作用。
SETMIN
L
L
H
H
SETMAX
L
H
L
H
标称延迟（ ps的）
按D弹
2200 + 10
×
1024
2200
不允许
表1 / EN真值表
数字控制锁存
SY100EP196V可以捕获数字延迟控制字
入其内部的11位的锁存器， 10位D [ 0 ：9] ，和一个额外的位
对于D [10]级联控制。该LEN输入控制
该锁存器的作用，按表2 。
需要注意的是LEN输入始终是PECL ， LVPECL或
NECL ，相同的IN ， /信号对中。 11位延时
控制字，但是，也可以是CMOS或TTL 。
LEN
L
H
锁定动作
通过D [ 0:10 ]
锁存器D [ 0:10 ]
表5. SETMIN和SETMAX行动
表2. LEN真值表
该标准延迟值是基于在所述二进制值
D [ 0 ：9] ，其中D [0]的至少显著位和D [9]是
最显著位。这种延迟从IN， / IN至Q， / Q约为：
t
=
2200
+
10
×
价值
(
D
[
9:0
]
)
+延迟
(
FTUNE
)
，PS
M9999-120505
hbwhelp@micrel.com或（408） 955-1690
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