W9712G6JB
7.3.10无操作命令
(
CS
= "L" ，
RAS
= "H" ，
CAS
= "H" ，
WE
= "H" ， CKE ， BA0 ， BA1 ， A0到A11 =不关心）
无操作命令根本不执行任何操作（同一命令的设备取消） 。
7.3.11设备取消命令
(
CS
= "H" ，
RAS
,
CAS
,
WE
， CKE ， BA0 ， BA1 ， A0到A11 =不关心）
该装置取消命令禁用指令译码器，以使
RAS
,
CAS
,
WE
和
地址输入被忽略。此命令是类似无操作指令。
7.4
读取和写入访问模式
对DDR2 SDRAM提供了一种快速的列存取操作。一个单一的读或写命令
启动串行读或写在连续的时钟周期的操作。突发周期的边界
严格限制的页长度的特定的段。
2兆比特×16的I / O ×4行的芯片具有512比特的页的长度（由CA0至CA8定义）
*
。页面
512的长度分为128或64独特的可寻址边界段因突发
长度为128位的4连拍， 64对8位分别爆裂。将出现4位或8位突发操作
完全在128或64组中的一个开始与提供给设备的列地址
在读或写命令（ CA0至CA8 ） 。在第二，第三和第四访问，也会发生
在该组段。然而，脉冲串顺序的起始地址的一个函数，和脉冲串
序列。
新的突发的访问不能中断之前的4位突发操作的情况下BL = 4的设置。
然而，在箱子的BL = 8的设定，分为两种情况中断由一个新的突发访问被允许，人们
读出由读中断，另一个写有4位的脉冲串边界中断由写
分别。最低
CAS
to
CAS
延迟为t定义
CCD
和为最小的2个时钟对
读取或写入周期。
注意：
页面长度为I / O的组织和列的函数地址
2M位× 16组织（ CA0至CA8 ） ;页面长度= 512位
7.4.1
发布
CAS
发布
CAS
支持的操作，使指令和数据总线效率的可持续
带宽的DDR2 SDRAM 。在该操作中， DDR2 SDRAM允许
CAS
读或写
待后立即发出命令
RAS
行激活命令（或在任何时间
RAS
-
CAS
-delay时间t
RCD
，周期） 。该命令被保持为附加延迟的时间（ AL）的
它在设备内部发出之前。的读延迟（RL）是由AL和的总和来控制所述
CAS延迟（ CL ） 。因此，如果用户选择将n之前发出一个读/写命令
RCDmin
,
然后AL （大于0）必须被写入到电子病历（1） 。写延迟（ WL ）始终定义
作为RL -1（读延迟-1 ），其中读延迟定义为附加延迟加上CAS的总和
潜伏期（ RL = AL + CL ） 。读取或写入使用AL允许无缝阵阵操作。
（例如定时
波形参考10.11及10.12的无缝突发读/写操作图中的第10章）
7.4.1.1
贴例子
CAS
手术
的读出后跟随一个写回到同一组实施例，其中AL = 2和其中AL = 0的示
分别在图14和15中， 。
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出版日期： 2010年3月15日
修订版A01
