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XC4000E和XC4000X系列现场可编程门阵列
启动从用户时钟（ STARTUP.CLK ）
时，而不是CCLK的，用户提供的启动时钟是
选， Q1被用来桥接未知相位关系
CCLK和用户时钟之间的船。该仲裁
导致时间不可回避的一个周期的不确定性
的启动序列的其余部分。
用户释放I / O完毕后变高
默认情况下，用户I / O的后放出一个CCLK周期
DONE引脚变为高电平。如果CCLK后不计时
DONE变高时，输出保持在初始状态 -
三态，用50千欧 - 100 kΩ的上拉。从延迟
DONE高活跃用户I / O是通过一个选项来控制
比特流生成软件。
DONE变高的CON组fi guration结束信号
XC4000系列器件读取的预期长度计数
从比特流中，并将其存储在内部寄存器中。该
长度计数，根据设备的数量，并且改变
菊花链的组合物。每个器件还计算
个CCLK期间CON组fi guration的数量。
两个条件必须得到满足，以使DONE引脚来
去高：
该芯片的内存必须是完整的，并
在CON组fi guration长度计数必须满足，
究竟。
这是重要的，因为计数器，用于确定
时长计数会见开始很科幻RST
CCLK ，而不是前导码之后的第一个网络连接之一。
因此，如果杂散位的前同步码之前插入，或
数据源是不准备在网络连接第一个CCLK的时间，
内部计数器保存个CCLK的数量将
数据位的读取实际数量1领先。在
对CON组fi guration年底， CON组fi guration内存将满，
但位的内部计数器的数目将不匹配
预计长度计数。
其结果是，一个主模式下的设备将继续
发个CCLK直到内部计数器而归
零，然后达到正确的长度计算的第二
时间。这将需要几秒钟[ 2
24
CCLK周期] -
它有时被解释为设备不是CON连接gur-
荷兰国际集团所有。
如果它是不可能有准备在所述时间中的数据
音响首先CCLK ，可以避免通过增加的问题
在长度数的适当值计算。该
XACT用户指南
包括有关MAN-的详细信息
ually改变长度计数。
需要注意的是DONE是一个漏极开路输出，不走
高，除非是内部上拉被激活或外部
拉连接。内部上拉被作为激活
默认的位流生成软件。
全球集发布/复位完成后，那张
高
默认情况下，全局置位/复位（ GSR ）发布2个CCLK
DONE引脚周期后变为高电平。如果CCLK不
主频完毕后两次变高，佛罗里达州的所有IP- FL OPS举行
在其初始设置或复位状态。从DONE高延迟
以GSR不活动是由一个选项，以比特流的控制
生成软件。
CON组fi guration完成后， DONE变高
三全CCLK周期需要DONE管脚后
变高，如图
图47第53页。
如果CCLK为
不计时后，做了3次变高，回读
不能启动，大部分边界扫描指令
不能使用。
CON组fi guration通过边界扫描
引脚
XC4000系列器件可CON连接通过gured
边界扫描引脚。基本步骤如下：
启动FPGA与INIT为低（或驱动
PROGRAM引脚低电平的时间超过300纳秒其次是
高，同时保持低INIT ） 。控股INIT允许低
足够的时间来发出CONFIG命令到
FPGA 。该引脚可被用来作为CON组fi guration如果经过I / O
电阻是用来装INIT低。
发出CONFIG命令至TMS输入
等待INIT变为高
序列的边界扫描测试访问端口的
SHIFT- DR状态
切换TCK时钟数据到TDI引脚。
用户必须考虑INIT毕竟TCK时钟周期
变高，因为所有这些周期都会影响长度计数
进行比较。
有关详细信息，请参阅Xilinx应用
注意XAPP017 ， “边界
扫描XC4000器件。 “
这
应用说明也适用于XC4000E和XC4000X
设备。
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1999年5月14日（版本1.6 ）
