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R
XCR3128 ： 128宏单元CPLD
逻辑模块结构
图2
说明了逻辑块结构。每个逻辑
块中包含的控制方面，一个PAL阵列，解放军数组，
16个宏单元。六个控制方面可以单独CON组
想通如任一SUM或产品上，并用于
控制预置/复位和输出使能16巨的
rocells '触发器。在PAL阵列由一个可编的
均衡器和阵列具有固定或阵列，而解放军阵列
由一个可编程与阵列，可编的
BLE或阵列。在PAL阵列提供了高速路
通过数组，而解放军阵列提供了增强
产品期限密度。
每个宏单元有来自五个专用产品条款
PAL数组。引脚对引脚吨
PD
该XCR3128设备
通过在PAL阵列是10纳秒。如果宏需要更多的
比五大产品而言，它只是获取更多产品
条款解放军阵列。解放军阵列由32
产品方面，以供所有16巨使用
细胞。因被巨额外的传输延迟
rocell使用一个或所有32个PLA乘积项仅有2.5纳秒。
所以总的引脚对引脚吨
PD
使用6至37的XCR3128
产品条款为12.5纳秒（ 10纳秒的PAL + 2.5纳秒的
PLA） 。
36 ZIA INPUTS
控制
5
6
PAL
ARRAY
解放军
ARRAY
(32)
SP00435A
图2 ：赛灵思XPLA逻辑模块结构
3
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1-800-255-7778
DS034 （ V1.2 ） 2000年8月10日
TO 16个宏单元
