Z89223/273/323/373
16位数字信号处理器， A / D转换器
ZiLOG公司
指令说明
（续）
研究所。
LD
描述
负载
目的地
与源
简介
LD<dest>,<src>
操作数
A， <hwregs>
A， <dregs>
A， <pregs>
A， <regind>
A， <memind>
A， <direct>
＆ LT ;直接＆ GT ; ，A
＆ LT ;药渣＆ GT ; ， ＆ LT ; hwregs ＆ GT ;
＆ LT ;预浸料＆ GT ; ， ＆ LT ; SIMM ＆ GT ;
＆ LT ;预浸料＆ GT ; ， ＆ LT ; hwregs ＆ GT ;
＆ LT ; regind ＆ GT ; ， ＆ LT ; limm ＆ GT ;
＆ LT ; regind ＆ GT ; ， ＆ LT ; hwregs ＆ GT ;
＆ LT ; hwregs ＆ GT ; ， ＆ LT ;预浸料＆ GT ;
＆ LT ; hwregs ＆ GT ; ， ＆ LT ;药渣＆ GT ;
＆ LT ; hwregs ＆ GT ; ， ＆ LT ; limm ＆ GT ;
＆ LT ; hwregs ＆ GT ; ， ＆ LT ; accind ＆ GT ;
＆ LT ; hwregs ＆ GT ; ， ＆ LT ; memind ＆ GT ;
＆ LT ; hwregs ＆ GT ; ， ＆ LT ; regind ＆ GT ;
＆ LT ; hwregs ＆ GT ; ， ＆ LT ; hwregs ＆ GT ;
字数周期范例
1
1
1
1
1
1
1
1
1
1
1
1
1
1
2
1
1
1
1
1
1
1
1
3
1
1
1
1
1
1
1
1
1
2
3
3
1
1
LD A，X
LD A， D 0 ： 0
LD A， P0 ： 1
LD A，@ P1 ： 1
LD A，@ D0 ： 0
LD A， 124
LD 124，
LD D0 ：0， EXT7
LD P1 ： 1 ， ＃ ％ FA
LD P1 ： 1 ， EXT1
LD @ P1 ： 1 ， ＃ 1234
LD @ P1 ： 1 + X
LD Y， P0 ： 0
LD SR ， D0 ： 0
LD PC ， ＃ ％ 1234
LD X ，@ A
LD Y， @ D0 ： 0
LD A，@ P0 ： 0 -LOOP
LD X， EXT6
注意事项：
当<dest>是<hwregs> ， <dest>不能为P.
当<dest>是<hwregs>和<src>是<hwregs> ， <dest>不能分机，如果<src>是分机，
＆ LT ; DEST ＆ GT ;不能是X的话＆ LT ; SRC ＆ GT ;为X ， ＆ LT ; DEST ＆ GT ;不能SR如果＆ LT ;的src ＆ GT ;为SR 。
当<src>是<accind> <dest>不能为A.
MLD
乘
MLD <src1>,<src2> <hwregs>,<regind>
1
1
MLD A，@ P0 ： 0 + LOOP
[ ， ＆ LT ;银行开关与GT ; ]
＆ LT ; hwregs ＆ GT ; ， ＆ LT ; regind ＆gt;中
1
1
MLD A，@ P1 ： 0 ，OFF
＆ LT ;银行开关＆ GT ;
1
1
MLD @ P1 ： 1 ，@ P2 ： 0
＆ LT ; regind ＆ GT ; ， ＆ LT ; regind ＆ GT ;
1
1
MLD @ P0 ：1， @ P 1 ：0，开
＆ LT ; regind ＆ GT ; ， ＆ LT ; regind ＆gt;中
＆ LT ;银行开关＆ GT ;
注意事项：
如果src1的是<regind>它必须是银行1寄存器。 SRC2的<regind必须是银行0寄存器。
＆ LT ; hwregs ＆ GT ;对于src1的不能是X.
对于操作数<hwregs> ， <regind>的<bank switch>缺省为OFF 。对于操作数
＆ LT ; regind ＆ gt;中的＆lt;银行开关＆ GT ;缺省为ON 。
MPYA乘法和MPYA <src1>,<src2> <hwregs>,<regind>
1
1
MPYA A，@ P0 ： 0
添加
[ ， ＆ LT ;银行开关与GT ; ]
＆ LT ; hwregs ＆ GT ; ， ＆ LT ; regind ＆gt;中
1
1
MPYA A，@ P1 ： 0 ，OFF
＆ LT ;银行开关＆ GT ;
1
1
MPYA @ P1 ： 1 ，@ P2 ： 0
MPYA @ P0 ：1， @ P 1 ：0，开
＆ LT ; regind ＆ GT ; ， ＆ LT ; regind ＆ GT ;
1
1
＆ LT ; regind ＆ GT ; ， ＆ LT ; regind ＆gt;中
＆ LT ;银行开关＆ GT ;
注意事项：
如果src1的是<regind>它必须是银行1寄存器。 SRC2的<regind>必须是银行0寄存器。
＆ LT ; hwregs ＆ GT ;对于src1的不能是X.
对于操作数<hwregs> ， <regind>的<bank switch>缺省为OFF 。对于操作数<regind>的<bank
switch>缺省为ON 。
1
1
MPYS A，@ P0 ： 0
MPYS乘法和MPYS <src1>,<src2> <hwregs>,<regind>
减
[ ， ＆ LT ;银行开关与GT ; ]
＆ LT ; hwregs ＆ GT ; ， ＆ LT ; regind ＆gt;中
1
1
MPYS A，@ P1 ： 0 ，OFF
1
1
MPYS @ P1 ： 1 ，@ P2 ： 0
＆ LT ;银行开关＆ GT ;
1
1
MPYS
＆ LT ; regind ＆ GT ; ， ＆ LT ; regind ＆ GT ;
＆ LT ; regind ＆ GT ; ， ＆ LT ; regind ＆gt;中
@ P0 ：1， @ P 1 ：0，开
＆ LT ;银行开关＆ GT ;
52
DS000202-DSP0599
