R
QPro的Virtex -II 1.5V FPGA平台
X -参考目标 - 图42
8 BUFGMUX
NW
NE
8
NW
8 BUFGMUX
NE
8
8最大
16个时钟
8
16个时钟
8
SW
8 BUFGMUX
SE
SW
SE
8 BUFGMUX
DS031_45_120200
图42：
的Virtex -II时钟分配
BUFGCE
如果CE输入有效（高）之前进入的崛起
时钟边沿，这由低到高到低时钟脉冲传递
通过该时钟缓冲器。行政长官在任何级别的变化
输入时钟高电平时间没有影响。
X -参考目标 - 图43
X -参考目标 - 图44
BUFGMUX
I0
I1
O
BUFGCE
I
CE
O
DS031_62_101200
S
DS031_63_112900
图44：
的Virtex -II BUFGMUX功能
这两个时钟输入端可以是异步的关于
对方，并且S输入可以在任何时间改变，除
对于之前的现上升沿短建立时间
选择的时钟，也就是说，之前的上升沿
BUFGMUX输出O.违反这一建立时间要求
可能会导致未定义的矮脉冲输出。
所有Virtex - II器件具有16个全局时钟多路复用缓冲器。
图45
显示切换，从CLK0 CLK1来。在
图45：
当前时钟CLK0 。
S被激活高。
如果CLK0是目前高，多路复用器等待CLK0
变低。
一旦CLK0为低，多路输出保持低电平
直到CLK1转换从高到低。
当CLK1从高转换到低，输出
切换到CLK1 。
无毛刺或短脉冲可以出现在输出端。
图43：
的Virtex -II BUFGCE功能
如果CE输入无效（低）之前进入的崛起
时钟边沿，在下一时钟脉冲不穿过所述
时钟缓冲器，并输出保持为低。 CE的任何电平变化
在输入时钟高电平时间没有影响。 CE不得
在很短的设置窗口之前的上升改变
在BUFGCE输入一违反这一建立时间时钟边沿
要求可能会导致未定义的矮脉冲输出。
BUFGMUX
BUFGMUX可以两个不相关之间切换，甚至
异步时钟。基本上，一个低导通S选用I0
输入，和一个高S上选择I1的输入。从开关
一个时钟到另一个被以这样的方式完成的，该输出
高和低的时间从来没有超过最短的高或短
无论是输入时钟的低电平时间。只要当前
选择的时钟为高，S的任意水平的变化没有影响。
如果当前选择的时钟为低，而S发生变化，或者如果
它变低后， S的变化时，输出保持在低水平，直到
其他（ "to待selected" ）时钟作出了过渡
从高至低。在那一瞬间，新的时钟开始
驱动输出。
DS122 （ V2.0 ） 2007年12月21日
产品speci fi cation
www.xilinx.com
36
